arch/arm/mach-omap2/am33xx/board.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * board.c
   4  *
   5  * Common board functions for AM33XX based boards
   6  *
   7  * Copyright (C) 2011, Texas Instruments, Incorporated - http://www.ti.com/
   8  */
   9
  10 #include <common.h>
  11 #include <dm.h>
  12 #include <debug_uart.h>
  13 #include <errno.h>
  14 #include <init.h>
  15 #include <net.h>
  16 #include <ns16550.h>
  17 #include <spl.h>
  18 #include <asm/arch/cpu.h>
  19 #include <asm/arch/hardware.h>
  20 #include <asm/arch/omap.h>
  21 #include <asm/arch/ddr_defs.h>
  22 #include <asm/arch/clock.h>
  23 #include <asm/arch/gpio.h>
  24 #include <asm/arch/i2c.h>
  25 #include <asm/arch/mem.h>
  26 #include <asm/arch/mmc_host_def.h>
  27 #include <asm/arch/sys_proto.h>
  28 #include <asm/io.h>
  29 #include <asm/emif.h>
  30 #include <asm/gpio.h>
  31 #include <asm/omap_common.h>
  32 #include <i2c.h>
  33 #include <miiphy.h>
  34 #include <cpsw.h>
  35 #include <linux/errno.h>
  36 #include <linux/compiler.h>
  37 #include <linux/usb/ch9.h>
  38 #include <linux/usb/gadget.h>
  39 #include <linux/usb/musb.h>
  40 #include <asm/omap_musb.h>
  41 #include <asm/davinci_rtc.h>
  42
  43 #define AM43XX_EMIF_BASE                                0x4C000000
  44 #define AM43XX_SDRAM_CONFIG_OFFSET                      0x8
  45 #define AM43XX_SDRAM_TYPE_MASK                          0xE0000000
  46 #define AM43XX_SDRAM_TYPE_SHIFT                         29
  47 #define AM43XX_SDRAM_TYPE_DDR3                          3
  48 #define AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET          0xDC
  49 #define AM43XX_RDWRLVLFULL_START                        0x80000000
  50
  51 DECLARE_GLOBAL_DATA_PTR;
  52
  53 int dram_init(void)
  54 {
  55 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
  56         sdram_init();
  57 #endif
  58
  59         /* dram_init must store complete ramsize in gd->ram_size */
  60         gd->ram_size = get_ram_size(
  61                         (void *)CONFIG_SYS_SDRAM_BASE,
  62                         CONFIG_MAX_RAM_BANK_SIZE);
  63         return 0;
  64 }
  65
  66 int dram_init_banksize(void)
  67 {
  68         gd->bd->bi_dram[0].start = CONFIG_SYS_SDRAM_BASE;
  69         gd->bd->bi_dram[0].size = gd->ram_size;
  70
  71         return 0;
  72 }
  73
  74 #if !CONFIG_IS_ENABLED(OF_CONTROL)
  75 static const struct ns16550_platdata am33xx_serial[] = {
  76         { .base = CONFIG_SYS_NS16550_COM1, .reg_shift = 2,
  77           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  78 # ifdef CONFIG_SYS_NS16550_COM2
  79         { .base = CONFIG_SYS_NS16550_COM2, .reg_shift = 2,
  80           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  81 #  ifdef CONFIG_SYS_NS16550_COM3
  82         { .base = CONFIG_SYS_NS16550_COM3, .reg_shift = 2,
  83           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  84         { .base = CONFIG_SYS_NS16550_COM4, .reg_shift = 2,
  85           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  86         { .base = CONFIG_SYS_NS16550_COM5, .reg_shift = 2,
  87           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  88         { .base = CONFIG_SYS_NS16550_COM6, .reg_shift = 2,
  89           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  90 #  endif
  91 # endif
  92 };
  93
  94 U_BOOT_DEVICES(am33xx_uarts) = {
  95         { "ns16550_serial", &am33xx_serial[0] },
  96 #  ifdef CONFIG_SYS_NS16550_COM2
  97         { "ns16550_serial", &am33xx_serial[1] },
  98 #   ifdef CONFIG_SYS_NS16550_COM3
  99         { "ns16550_serial", &am33xx_serial[2] },
 100         { "ns16550_serial", &am33xx_serial[3] },
 101         { "ns16550_serial", &am33xx_serial[4] },
 102         { "ns16550_serial", &am33xx_serial[5] },
 103 #   endif
 104 #  endif
 105 };
 106
 107 #ifdef CONFIG_DM_I2C
 108 static const struct omap_i2c_platdata am33xx_i2c[] = {
 109         { I2C_BASE1, 100000, OMAP_I2C_REV_V2},
 110         { I2C_BASE2, 100000, OMAP_I2C_REV_V2},
 111         { I2C_BASE3, 100000, OMAP_I2C_REV_V2},
 112 };
 113
 114 U_BOOT_DEVICES(am33xx_i2c) = {
 115         { "i2c_omap", &am33xx_i2c[0] },
 116         { "i2c_omap", &am33xx_i2c[1] },
 117         { "i2c_omap", &am33xx_i2c[2] },
 118 };
 119 #endif
 120
 121 #if CONFIG_IS_ENABLED(DM_GPIO)
 122 static const struct omap_gpio_platdata am33xx_gpio[] = {
 123         { 0, AM33XX_GPIO0_BASE },
 124         { 1, AM33XX_GPIO1_BASE },
 125         { 2, AM33XX_GPIO2_BASE },
 126         { 3, AM33XX_GPIO3_BASE },
 127 #ifdef CONFIG_AM43XX
 128         { 4, AM33XX_GPIO4_BASE },
 129         { 5, AM33XX_GPIO5_BASE },
 130 #endif
 131 };
 132
 133 U_BOOT_DEVICES(am33xx_gpios) = {
 134         { "gpio_omap", &am33xx_gpio[0] },
 135         { "gpio_omap", &am33xx_gpio[1] },
 136         { "gpio_omap", &am33xx_gpio[2] },
 137         { "gpio_omap", &am33xx_gpio[3] },
 138 #ifdef CONFIG_AM43XX
 139         { "gpio_omap", &am33xx_gpio[4] },
 140         { "gpio_omap", &am33xx_gpio[5] },
 141 #endif
 142 };
 143 #endif
 144 #endif
 145
 146 #if !CONFIG_IS_ENABLED(DM_GPIO)
 147 static const struct gpio_bank gpio_bank_am33xx[] = {
 148         { (void *)AM33XX_GPIO0_BASE },
 149         { (void *)AM33XX_GPIO1_BASE },
 150         { (void *)AM33XX_GPIO2_BASE },
 151         { (void *)AM33XX_GPIO3_BASE },
 152 #ifdef CONFIG_AM43XX
 153         { (void *)AM33XX_GPIO4_BASE },
 154         { (void *)AM33XX_GPIO5_BASE },
 155 #endif
 156 };
 157
 158 const struct gpio_bank *const omap_gpio_bank = gpio_bank_am33xx;
 159 #endif
 160
 161 #if defined(CONFIG_MMC_OMAP_HS)
 162 int cpu_mmc_init(bd_t *bis)
 163 {
 164         int ret;
 165
 166         ret = omap_mmc_init(0, 0, 0, -1, -1);
 167         if (ret)
 168                 return ret;
 169
 170         return omap_mmc_init(1, 0, 0, -1, -1);
 171 }
 172 #endif
 173
 174 /*
 175  * RTC only with DDR in self-refresh mode magic value, checked against during
 176  * boot to see if we have a valid config. This should be in sync with the value
 177  * that will be in drivers/soc/ti/pm33xx.c.
 178  */
 179 #define RTC_MAGIC_VAL           0x8cd0
 180
 181 /* Board type field bit shift for RTC only with DDR in self-refresh mode */
 182 #define RTC_BOARD_TYPE_SHIFT    16
 183
 184 /* AM33XX has two MUSB controllers which can be host or gadget */
 185 #if (defined(CONFIG_USB_MUSB_GADGET) || defined(CONFIG_USB_MUSB_HOST)) && \
 186         (defined(CONFIG_AM335X_USB0) || defined(CONFIG_AM335X_USB1)) && \
 187         (!CONFIG_IS_ENABLED(DM_USB) || !CONFIG_IS_ENABLED(OF_CONTROL)) && \
 188         (!defined(CONFIG_SPL_BUILD) || defined(CONFIG_SPL_MUSB_NEW_SUPPORT))
 189
 190 static struct musb_hdrc_config musb_config = {
 191         .multipoint     = 1,
 192         .dyn_fifo       = 1,
 193         .num_eps        = 16,
 194         .ram_bits       = 12,
 195 };
 196
 197 #if CONFIG_IS_ENABLED(DM_USB) && !CONFIG_IS_ENABLED(OF_CONTROL)
 198 static struct ti_musb_platdata usb0 = {
 199         .base = (void *)USB0_OTG_BASE,
 200         .ctrl_mod_base = &((struct ctrl_dev *)CTRL_DEVICE_BASE)->usb_ctrl0,
 201         .plat = {
 202                 .config         = &musb_config,
 203                 .power          = 50,
 204                 .platform_ops   = &musb_dsps_ops,
 205                 },
 206 };
 207
 208 static struct ti_musb_platdata usb1 = {
 209         .base = (void *)USB1_OTG_BASE,
 210         .ctrl_mod_base = &((struct ctrl_dev *)CTRL_DEVICE_BASE)->usb_ctrl1,
 211         .plat = {
 212                 .config         = &musb_config,
 213                 .power          = 50,
 214                 .platform_ops   = &musb_dsps_ops,
 215                 },
 216 };
 217
 218 U_BOOT_DEVICES(am33xx_usbs) = {
 219 #if CONFIG_AM335X_USB0_MODE == MUSB_PERIPHERAL
 220         { "ti-musb-peripheral", &usb0 },
 221 #elif CONFIG_AM335X_USB0_MODE == MUSB_HOST
 222         { "ti-musb-host", &usb0 },
 223 #endif
 224 #if CONFIG_AM335X_USB1_MODE == MUSB_PERIPHERAL
 225         { "ti-musb-peripheral", &usb1 },
 226 #elif CONFIG_AM335X_USB1_MODE == MUSB_HOST
 227         { "ti-musb-host", &usb1 },
 228 #endif
 229 };
 230
 231 int arch_misc_init(void)
 232 {
 233         return 0;
 234 }
 235 #else
 236 static struct ctrl_dev *cdev = (struct ctrl_dev *)CTRL_DEVICE_BASE;
 237
 238 /* USB 2.0 PHY Control */
 239 #define CM_PHY_PWRDN                    (1 << 0)
 240 #define CM_PHY_OTG_PWRDN                (1 << 1)
 241 #define OTGVDET_EN                      (1 << 19)
 242 #define OTGSESSENDEN                    (1 << 20)
 243
 244 static void am33xx_usb_set_phy_power(u8 on, u32 *reg_addr)
 245 {
 246         if (on) {
 247                 clrsetbits_le32(reg_addr, CM_PHY_PWRDN | CM_PHY_OTG_PWRDN,
 248                                 OTGVDET_EN | OTGSESSENDEN);
 249         } else {
 250                 clrsetbits_le32(reg_addr, 0, CM_PHY_PWRDN | CM_PHY_OTG_PWRDN);
 251         }
 252 }
 253
 254 #ifdef CONFIG_AM335X_USB0
 255 static void am33xx_otg0_set_phy_power(struct udevice *dev, u8 on)
 256 {
 257         am33xx_usb_set_phy_power(on, &cdev->usb_ctrl0);
 258 }
 259
 260 struct omap_musb_board_data otg0_board_data = {
 261         .set_phy_power = am33xx_otg0_set_phy_power,
 262 };
 263
 264 static struct musb_hdrc_platform_data otg0_plat = {
 265         .mode           = CONFIG_AM335X_USB0_MODE,
 266         .config         = &musb_config,
 267         .power          = 50,
 268         .platform_ops   = &musb_dsps_ops,
 269         .board_data     = &otg0_board_data,
 270 };
 271 #endif
 272
 273 #ifdef CONFIG_AM335X_USB1
 274 static void am33xx_otg1_set_phy_power(struct udevice *dev, u8 on)
 275 {
 276         am33xx_usb_set_phy_power(on, &cdev->usb_ctrl1);
 277 }
 278
 279 struct omap_musb_board_data otg1_board_data = {
 280         .set_phy_power = am33xx_otg1_set_phy_power,
 281 };
 282
 283 static struct musb_hdrc_platform_data otg1_plat = {
 284         .mode           = CONFIG_AM335X_USB1_MODE,
 285         .config         = &musb_config,
 286         .power          = 50,
 287         .platform_ops   = &musb_dsps_ops,
 288         .board_data     = &otg1_board_data,
 289 };
 290 #endif
 291
 292 int arch_misc_init(void)
 293 {
 294 #ifdef CONFIG_AM335X_USB0
 295         musb_register(&otg0_plat, &otg0_board_data,
 296                 (void *)USB0_OTG_BASE);
 297 #endif
 298 #ifdef CONFIG_AM335X_USB1
 299         musb_register(&otg1_plat, &otg1_board_data,
 300                 (void *)USB1_OTG_BASE);
 301 #endif
 302         return 0;
 303 }
 304 #endif
 305
 306 #else   /* CONFIG_USB_MUSB_* && CONFIG_AM335X_USB* && !CONFIG_DM_USB */
 307
 308 int arch_misc_init(void)
 309 {
 310         struct udevice *dev;
 311         int ret;
 312
 313         ret = uclass_first_device(UCLASS_MISC, &dev);
 314         if (ret || !dev)
 315                 return ret;
 316
 317 #if defined(CONFIG_DM_ETH) && defined(CONFIG_USB_ETHER)
 318         ret = usb_ether_init();
 319         if (ret) {
 320                 pr_err("USB ether init failed\n");
 321                 return ret;
 322         }
 323 #endif
 324
 325         return 0;
 326 }
 327
 328 #endif /* CONFIG_USB_MUSB_* && CONFIG_AM335X_USB* && !CONFIG_DM_USB */
 329
 330 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 331
 332 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC) || \
 333         (defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT))
 334 static void rtc32k_unlock(struct davinci_rtc *rtc)
 335 {
 336         /*
 337          * Unlock the RTC's registers.  For more details please see the
 338          * RTC_SS section of the TRM.  In order to unlock we need to
 339          * write these specific values (keys) in this order.
 340          */
 341         writel(RTC_KICK0R_WE, &rtc->kick0r);
 342         writel(RTC_KICK1R_WE, &rtc->kick1r);
 343 }
 344 #endif
 345
 346 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 347 /*
 348  * Write contents of the RTC_SCRATCH1 register based on board type
 349  * Two things are passed
 350  * on. First 16 bits (0:15) are written with RTC_MAGIC value. Once the
 351  * control gets to kernel, kernel reads the scratchpad register and gets to
 352  * know that bootloader has rtc_only support.
 353  *
 354  * Second important thing is the board type  (16:31). This is needed in the
 355  * rtc_only boot where in we want to avoid costly i2c reads to eeprom to
 356  * identify the board type and we go ahead and copy the board strings to
 357  * am43xx_board_name.
 358  */
 359 void update_rtc_magic(void)
 360 {
 361         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 362         u32 magic = RTC_MAGIC_VAL;
 363
 364         magic |= (rtc_only_get_board_type() << RTC_BOARD_TYPE_SHIFT);
 365
 366         rtc32k_unlock(rtc);
 367
 368         /* write magic */
 369         writel(magic, &rtc->scratch1);
 370 }
 371 #endif
 372
 373 /*
 374  * In the case of non-SPL based booting we'll want to call these
 375  * functions a tiny bit later as it will require gd to be set and cleared
 376  * and that's not true in s_init in this case so we cannot do it there.
 377  */
 378 int board_early_init_f(void)
 379 {
 380         set_mux_conf_regs();
 381         prcm_init();
 382 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 383         update_rtc_magic();
 384 #endif
 385         return 0;
 386 }
 387
 388 /*
 389  * This function is the place to do per-board things such as ramp up the
 390  * MPU clock frequency.
 391  */
 392 __weak void am33xx_spl_board_init(void)
 393 {
 394 }
 395
 396 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC)
 397 static void rtc32k_enable(void)
 398 {
 399         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 400
 401         rtc32k_unlock(rtc);
 402
 403         /* Enable the RTC 32K OSC by setting bits 3 and 6. */
 404         writel((1 << 3) | (1 << 6), &rtc->osc);
 405 }
 406 #endif
 407
 408 static void uart_soft_reset(void)
 409 {
 410         struct uart_sys *uart_base = (struct uart_sys *)DEFAULT_UART_BASE;
 411         u32 regval;
 412
 413         regval = readl(&uart_base->uartsyscfg);
 414         regval |= UART_RESET;
 415         writel(regval, &uart_base->uartsyscfg);
 416         while ((readl(&uart_base->uartsyssts) &
 417                 UART_CLK_RUNNING_MASK) != UART_CLK_RUNNING_MASK)
 418                 ;
 419
 420         /* Disable smart idle */
 421         regval = readl(&uart_base->uartsyscfg);
 422         regval |= UART_SMART_IDLE_EN;
 423         writel(regval, &uart_base->uartsyscfg);
 424 }
 425
 426 static void watchdog_disable(void)
 427 {
 428         struct wd_timer *wdtimer = (struct wd_timer *)WDT_BASE;
 429
 430         writel(0xAAAA, &wdtimer->wdtwspr);
 431         while (readl(&wdtimer->wdtwwps) != 0x0)
 432                 ;
 433         writel(0x5555, &wdtimer->wdtwspr);
 434         while (readl(&wdtimer->wdtwwps) != 0x0)
 435                 ;
 436 }
 437
 438 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 439 /*
 440  * Check if we are executing rtc-only + DDR mode, and resume from it if needed
 441  */
 442 static void rtc_only(void)
 443 {
 444         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 445         struct prm_device_inst *prm_device =
 446                                 (struct prm_device_inst *)PRM_DEVICE_INST;
 447
 448         u32 scratch1, sdrc;
 449         void (*resume_func)(void);
 450
 451         scratch1 = readl(&rtc->scratch1);
 452
 453         /*
 454          * Check RTC scratch against RTC_MAGIC_VAL, RTC_MAGIC_VAL is only
 455          * written to this register when we want to wake up from RTC only
 456          * with DDR in self-refresh mode. Contents of the RTC_SCRATCH1:
 457          * bits 0-15:  RTC_MAGIC_VAL
 458          * bits 16-31: board type (needed for sdram_init)
 459          */
 460         if ((scratch1 & 0xffff) != RTC_MAGIC_VAL)
 461                 return;
 462
 463         rtc32k_unlock(rtc);
 464
 465         /* Clear RTC magic */
 466         writel(0, &rtc->scratch1);
 467
 468         /*
 469          * Update board type based on value stored on RTC_SCRATCH1, this
 470          * is done so that we don't need to read the board type from eeprom
 471          * over i2c bus which is expensive
 472          */
 473         rtc_only_update_board_type(scratch1 >> RTC_BOARD_TYPE_SHIFT);
 474
 475         /*
 476          * Enable EMIF_DEVOFF in PRCM_PRM_EMIF_CTRL to indicate to EMIF we
 477          * are resuming from self-refresh. This avoids an unnecessary re-init
 478          * of the DDR. The re-init takes time and we would need to wait for
 479          * it to complete before accessing DDR to avoid L3 NOC errors.
 480          */
 481         writel(EMIF_CTRL_DEVOFF, &prm_device->emif_ctrl);
 482
 483         rtc_only_prcm_init();
 484         sdram_init();
 485
 486         /* Check EMIF4D_SDRAM_CONFIG[31:29] SDRAM_TYPE */
 487         /* Only perform leveling if SDRAM_TYPE = 3 (DDR3) */
 488         sdrc = readl(AM43XX_EMIF_BASE + AM43XX_SDRAM_CONFIG_OFFSET);
 489
 490         sdrc &= AM43XX_SDRAM_TYPE_MASK;
 491         sdrc >>= AM43XX_SDRAM_TYPE_SHIFT;
 492
 493         if (sdrc == AM43XX_SDRAM_TYPE_DDR3) {
 494                 writel(AM43XX_RDWRLVLFULL_START,
 495                        AM43XX_EMIF_BASE +
 496                        AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET);
 497                 mdelay(1);
 498
 499 am43xx_wait:
 500                 sdrc = readl(AM43XX_EMIF_BASE +
 501                              AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET);
 502                 if (sdrc == AM43XX_RDWRLVLFULL_START)
 503                         goto am43xx_wait;
 504         }
 505
 506         resume_func = (void *)readl(&rtc->scratch0);
 507         if (resume_func)
 508                 resume_func();
 509 }
 510 #endif
 511
 512 void s_init(void)
 513 {
 514 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 515         rtc_only();
 516 #endif
 517 }
 518
 519 void early_system_init(void)
 520 {
 521         /*
 522          * The ROM will only have set up sufficient pinmux to allow for the
 523          * first 4KiB NOR to be read, we must finish doing what we know of
 524          * the NOR mux in this space in order to continue.
 525          */
 526 #ifdef CONFIG_NOR_BOOT
 527         enable_norboot_pin_mux();
 528 #endif
 529         watchdog_disable();
 530         set_uart_mux_conf();
 531         setup_early_clocks();
 532         uart_soft_reset();
 533 #ifdef CONFIG_SPL_BUILD
 534         /*
 535          * Save the boot parameters passed from romcode.
 536          * We cannot delay the saving further than this,
 537          * to prevent overwrites.
 538          */
 539         save_omap_boot_params();
 540 #endif
 541 #ifdef CONFIG_DEBUG_UART_OMAP
 542         debug_uart_init();
 543 #endif
 544
 545 #ifdef CONFIG_SPL_BUILD
 546         spl_early_init();
 547 #endif
 548
 549 #ifdef CONFIG_TI_I2C_BOARD_DETECT
 550         do_board_detect();
 551 #endif
 552
 553 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC)
 554         /* Enable RTC32K clock */
 555         rtc32k_enable();
 556 #endif
 557 }
 558
 559 #ifdef CONFIG_SPL_BUILD
 560 void board_init_f(ulong dummy)
 561 {
 562         hw_data_init();
 563         early_system_init();
 564         board_early_init_f();
 565         sdram_init();
 566         /* dram_init must store complete ramsize in gd->ram_size */
 567         gd->ram_size = get_ram_size(
 568                         (void *)CONFIG_SYS_SDRAM_BASE,
 569                         CONFIG_MAX_RAM_BANK_SIZE);
 570 }
 571 #endif
 572
 573 #endif
 574
 575 int arch_cpu_init_dm(void)
 576 {
 577         hw_data_init();
 578 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 579         early_system_init();
 580 #endif
 581         return 0;
 582 }