arch/arm/mach-k3/am654_init.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * AM6: SoC specific initialization
   4  *
   5  * Copyright (C) 2017-2018 Texas Instruments Incorporated - http://www.ti.com/
   6  *      Lokesh Vutla <lokeshvutla@ti.com>
   7  */
   8
   9 #include <common.h>
  10 #include <fdt_support.h>
  11 #include <init.h>
  12 #include <asm/global_data.h>
  13 #include <asm/io.h>
  14 #include <spl.h>
  15 #include <asm/arch/hardware.h>
  16 #include <asm/arch/sysfw-loader.h>
  17 #include <asm/arch/sys_proto.h>
  18 #include "common.h"
  19 #include <dm.h>
  20 #include <dm/uclass-internal.h>
  21 #include <dm/pinctrl.h>
  22 #include <linux/soc/ti/ti_sci_protocol.h>
  23 #include <log.h>
  24 #include <mmc.h>
  25 #include <stdlib.h>
  26
  27 DECLARE_GLOBAL_DATA_PTR;
  28
  29 #ifdef CONFIG_K3_LOAD_SYSFW
  30 #ifdef CONFIG_TI_SECURE_DEVICE
  31 struct fwl_data main_cbass_fwls[] = {
  32         { "MMCSD1_CFG", 2057, 1 },
  33         { "MMCSD0_CFG", 2058, 1 },
  34         { "USB3SS0_SLV0", 2176, 2 },
  35         { "PCIE0_SLV", 2336, 8 },
  36         { "PCIE1_SLV", 2337, 8 },
  37         { "PCIE0_CFG", 2688, 1 },
  38         { "PCIE1_CFG", 2689, 1 },
  39 }, mcu_cbass_fwls[] = {
  40         { "MCU_ARMSS0_CORE0_SLV", 1024, 1 },
  41         { "MCU_ARMSS0_CORE1_SLV", 1028, 1 },
  42         { "MCU_FSS0_S1", 1033, 8 },
  43         { "MCU_FSS0_S0", 1036, 8 },
  44         { "MCU_CPSW0", 1220, 1 },
  45 };
  46 #endif
  47 #endif
  48
  49 static void ctrl_mmr_unlock(void)
  50 {
  51         /* Unlock all WKUP_CTRL_MMR0 module registers */
  52         mmr_unlock(WKUP_CTRL_MMR0_BASE, 0);
  53         mmr_unlock(WKUP_CTRL_MMR0_BASE, 1);
  54         mmr_unlock(WKUP_CTRL_MMR0_BASE, 2);
  55         mmr_unlock(WKUP_CTRL_MMR0_BASE, 3);
  56         mmr_unlock(WKUP_CTRL_MMR0_BASE, 6);
  57         mmr_unlock(WKUP_CTRL_MMR0_BASE, 7);
  58
  59         /* Unlock all MCU_CTRL_MMR0 module registers */
  60         mmr_unlock(MCU_CTRL_MMR0_BASE, 0);
  61         mmr_unlock(MCU_CTRL_MMR0_BASE, 1);
  62         mmr_unlock(MCU_CTRL_MMR0_BASE, 2);
  63         mmr_unlock(MCU_CTRL_MMR0_BASE, 6);
  64
  65         /* Unlock all CTRL_MMR0 module registers */
  66         mmr_unlock(CTRL_MMR0_BASE, 0);
  67         mmr_unlock(CTRL_MMR0_BASE, 1);
  68         mmr_unlock(CTRL_MMR0_BASE, 2);
  69         mmr_unlock(CTRL_MMR0_BASE, 3);
  70         mmr_unlock(CTRL_MMR0_BASE, 6);
  71         mmr_unlock(CTRL_MMR0_BASE, 7);
  72 }
  73
  74 /*
  75  * This uninitialized global variable would normal end up in the .bss section,
  76  * but the .bss is cleared between writing and reading this variable, so move
  77  * it to the .data section.
  78  */
  79 u32 bootindex __section(".data");
  80
  81 static void store_boot_index_from_rom(void)
  82 {
  83         bootindex = *(u32 *)(CONFIG_SYS_K3_BOOT_PARAM_TABLE_INDEX);
  84 }
  85
  86 #if defined(CONFIG_K3_LOAD_SYSFW) && CONFIG_IS_ENABLED(DM_MMC)
  87 void k3_mmc_stop_clock(void)
  88 {
  89         if (spl_boot_device() == BOOT_DEVICE_MMC1) {
  90                 struct mmc *mmc = find_mmc_device(0);
  91
  92                 if (!mmc)
  93                         return;
  94
  95                 mmc->saved_clock = mmc->clock;
  96                 mmc_set_clock(mmc, 0, true);
  97         }
  98 }
  99
 100 void k3_mmc_restart_clock(void)
 101 {
 102         if (spl_boot_device() == BOOT_DEVICE_MMC1) {
 103                 struct mmc *mmc = find_mmc_device(0);
 104
 105                 if (!mmc)
 106                         return;
 107
 108                 mmc_set_clock(mmc, mmc->saved_clock, false);
 109         }
 110 }
 111 #else
 112 void k3_mmc_stop_clock(void) {}
 113 void k3_mmc_restart_clock(void) {}
 114 #endif
 115 #if CONFIG_IS_ENABLED(DFU) || CONFIG_IS_ENABLED(USB_STORAGE)
 116 #define CTRLMMR_SERDES0_CTRL    0x00104080
 117 #define PCIE_LANE0              0x1
 118 static int fixup_usb_boot(void)
 119 {
 120         int ret;
 121
 122         switch (spl_boot_device()) {
 123         case BOOT_DEVICE_USB:
 124                 /*
 125                  * If bootmode is Host bootmode, fixup the dr_mode to host
 126                  * before the dwc3 bind takes place
 127                  */
 128                 ret = fdt_find_and_setprop((void *)gd->fdt_blob,
 129                                 "/bus@100000/dwc3@4000000/usb@10000",
 130                                 "dr_mode", "host", 5, 0);
 131                 if (ret)
 132                         printf("%s: fdt_find_and_setprop() failed:%d\n", __func__,
 133                                ret);
 134                 fallthrough;
 135         case BOOT_DEVICE_DFU:
 136                 /*
 137                  * The serdes mux between PCIe and USB3 needs to be set to PCIe for
 138                  * accessing the interface at USB 2.0
 139                  */
 140                 writel(PCIE_LANE0, CTRLMMR_SERDES0_CTRL);
 141         default:
 142                 break;
 143         }
 144
 145         return 0;
 146 }
 147
 148 int fdtdec_board_setup(const void *fdt_blob)
 149 {
 150         return fixup_usb_boot();
 151 }
 152 #endif
 153
 154 static void setup_am654_navss_northbridge(void)
 155 {
 156         /*
 157          * NB0 is bridge to SRAM and NB1 is bridge to DDR.
 158          * To ensure that SRAM transfers are not stalled due to
 159          * delays during DDR refreshes, SRAM traffic should be higher
 160          * priority (threadmap=2) than DDR traffic (threadmap=0).
 161          */
 162         writel(0x2, NAVSS0_NBSS_NB0_CFG_BASE + NAVSS_NBSS_THREADMAP);
 163         writel(0x0, NAVSS0_NBSS_NB1_CFG_BASE + NAVSS_NBSS_THREADMAP);
 164 }
 165
 166 void board_init_f(ulong dummy)
 167 {
 168 #if defined(CONFIG_K3_LOAD_SYSFW) || defined(CONFIG_K3_AM654_DDRSS)
 169         struct udevice *dev;
 170         size_t pool_size;
 171         void *pool_addr;
 172         int ret;
 173 #endif
 174         /*
 175          * Cannot delay this further as there is a chance that
 176          * K3_BOOT_PARAM_TABLE_INDEX can be over written by SPL MALLOC section.
 177          */
 178         store_boot_index_from_rom();
 179
 180         /* Make all control module registers accessible */
 181         ctrl_mmr_unlock();
 182
 183         setup_am654_navss_northbridge();
 184
 185 #ifdef CONFIG_CPU_V7R
 186         disable_linefill_optimization();
 187         setup_k3_mpu_regions();
 188 #endif
 189
 190         /* Init DM early in-order to invoke system controller */
 191         spl_early_init();
 192
 193 #ifdef CONFIG_K3_EARLY_CONS
 194         /*
 195          * Allow establishing an early console as required for example when
 196          * doing a UART-based boot. Note that this console may not "survive"
 197          * through a SYSFW PM-init step and will need a re-init in some way
 198          * due to changing module clock frequencies.
 199          */
 200         early_console_init();
 201 #endif
 202
 203 #ifdef CONFIG_K3_LOAD_SYSFW
 204         /*
 205          * Initialize an early full malloc environment. Do so by allocating a
 206          * new malloc area inside the currently active pre-relocation "first"
 207          * malloc pool of which we use all that's left.
 208          */
 209         pool_size = CONFIG_VAL(SYS_MALLOC_F_LEN) - gd->malloc_ptr;
 210         pool_addr = malloc(pool_size);
 211         if (!pool_addr)
 212                 panic("ERROR: Can't allocate full malloc pool!\n");
 213
 214         mem_malloc_init((ulong)pool_addr, (ulong)pool_size);
 215         gd->flags |= GD_FLG_FULL_MALLOC_INIT;
 216         debug("%s: initialized an early full malloc pool at 0x%08lx of 0x%lx bytes\n",
 217               __func__, (unsigned long)pool_addr, (unsigned long)pool_size);
 218         /*
 219          * Process pinctrl for the serial0 a.k.a. WKUP_UART0 module and continue
 220          * regardless of the result of pinctrl. Do this without probing the
 221          * device, but instead by searching the device that would request the
 222          * given sequence number if probed. The UART will be used by the system
 223          * firmware (SYSFW) image for various purposes and SYSFW depends on us
 224          * to initialize its pin settings.
 225          */
 226         ret = uclass_find_device_by_seq(UCLASS_SERIAL, 0, &dev);
 227         if (!ret)
 228                 pinctrl_select_state(dev, "default");
 229
 230         /*
 231          * Load, start up, and configure system controller firmware while
 232          * also populating the SYSFW post-PM configuration callback hook.
 233          */
 234         k3_sysfw_loader(false, k3_mmc_stop_clock, k3_mmc_restart_clock);
 235
 236         /* Prepare console output */
 237         preloader_console_init();
 238
 239         /* Disable ROM configured firewalls right after loading sysfw */
 240 #ifdef CONFIG_TI_SECURE_DEVICE
 241         remove_fwl_configs(main_cbass_fwls, ARRAY_SIZE(main_cbass_fwls));
 242         remove_fwl_configs(mcu_cbass_fwls, ARRAY_SIZE(mcu_cbass_fwls));
 243 #endif
 244 #else
 245         /* Prepare console output */
 246         preloader_console_init();
 247 #endif
 248
 249         /* Output System Firmware version info */
 250         k3_sysfw_print_ver();
 251
 252         /* Perform EEPROM-based board detection */
 253         if (IS_ENABLED(CONFIG_TI_I2C_BOARD_DETECT))
 254                 do_board_detect();
 255
 256 #if defined(CONFIG_CPU_V7R) && defined(CONFIG_K3_AVS0)
 257         ret = uclass_get_device_by_driver(UCLASS_MISC, DM_DRIVER_GET(k3_avs),
 258                                           &dev);
 259         if (ret)
 260                 printf("AVS init failed: %d\n", ret);
 261 #endif
 262
 263 #ifdef CONFIG_K3_AM654_DDRSS
 264         ret = uclass_get_device(UCLASS_RAM, 0, &dev);
 265         if (ret)
 266                 panic("DRAM init failed: %d\n", ret);
 267 #endif
 268         spl_enable_dcache();
 269 }
 270
 271 u32 spl_mmc_boot_mode(struct mmc *mmc, const u32 boot_device)
 272 {
 273 #if defined(CONFIG_SUPPORT_EMMC_BOOT)
 274         u32 devstat = readl(CTRLMMR_MAIN_DEVSTAT);
 275
 276         u32 bootmode = (devstat & CTRLMMR_MAIN_DEVSTAT_BOOTMODE_MASK) >>
 277                         CTRLMMR_MAIN_DEVSTAT_BOOTMODE_SHIFT;
 278
 279         /* eMMC boot0 mode is only supported for primary boot */
 280         if (bootindex == K3_PRIMARY_BOOTMODE &&
 281             bootmode == BOOT_DEVICE_MMC1)
 282                 return MMCSD_MODE_EMMCBOOT;
 283 #endif
 284
 285         /* Everything else use filesystem if available */
 286 #if defined(CONFIG_SPL_FS_FAT) || defined(CONFIG_SPL_FS_EXT4)
 287         return MMCSD_MODE_FS;
 288 #else
 289         return MMCSD_MODE_RAW;
 290 #endif
 291 }
 292
 293 static u32 __get_backup_bootmedia(u32 devstat)
 294 {
 295         u32 bkup_boot = (devstat & CTRLMMR_MAIN_DEVSTAT_BKUP_BOOTMODE_MASK) >>
 296                         CTRLMMR_MAIN_DEVSTAT_BKUP_BOOTMODE_SHIFT;
 297
 298         switch (bkup_boot) {
 299         case BACKUP_BOOT_DEVICE_USB:
 300                 return BOOT_DEVICE_USB;
 301         case BACKUP_BOOT_DEVICE_UART:
 302                 return BOOT_DEVICE_UART;
 303         case BACKUP_BOOT_DEVICE_ETHERNET:
 304                 return BOOT_DEVICE_ETHERNET;
 305         case BACKUP_BOOT_DEVICE_MMC2:
 306         {
 307                 u32 port = (devstat & CTRLMMR_MAIN_DEVSTAT_BKUP_MMC_PORT_MASK) >>
 308                             CTRLMMR_MAIN_DEVSTAT_BKUP_MMC_PORT_SHIFT;
 309                 if (port == 0x0)
 310                         return BOOT_DEVICE_MMC1;
 311                 return BOOT_DEVICE_MMC2;
 312         }
 313         case BACKUP_BOOT_DEVICE_SPI:
 314                 return BOOT_DEVICE_SPI;
 315         case BACKUP_BOOT_DEVICE_HYPERFLASH:
 316                 return BOOT_DEVICE_HYPERFLASH;
 317         case BACKUP_BOOT_DEVICE_I2C:
 318                 return BOOT_DEVICE_I2C;
 319         };
 320
 321         return BOOT_DEVICE_RAM;
 322 }
 323
 324 static u32 __get_primary_bootmedia(u32 devstat)
 325 {
 326         u32 bootmode = (devstat & CTRLMMR_MAIN_DEVSTAT_BOOTMODE_MASK) >>
 327                         CTRLMMR_MAIN_DEVSTAT_BOOTMODE_SHIFT;
 328
 329         if (bootmode == BOOT_DEVICE_OSPI || bootmode == BOOT_DEVICE_QSPI)
 330                 bootmode = BOOT_DEVICE_SPI;
 331
 332         if (bootmode == BOOT_DEVICE_MMC2) {
 333                 u32 port = (devstat & CTRLMMR_MAIN_DEVSTAT_MMC_PORT_MASK) >>
 334                             CTRLMMR_MAIN_DEVSTAT_MMC_PORT_SHIFT;
 335                 if (port == 0x0)
 336                         bootmode = BOOT_DEVICE_MMC1;
 337         } else if (bootmode == BOOT_DEVICE_MMC1) {
 338                 u32 port = (devstat & CTRLMMR_MAIN_DEVSTAT_EMMC_PORT_MASK) >>
 339                             CTRLMMR_MAIN_DEVSTAT_EMMC_PORT_SHIFT;
 340                 if (port == 0x1)
 341                         bootmode = BOOT_DEVICE_MMC2;
 342         } else if (bootmode == BOOT_DEVICE_DFU) {
 343                 u32 mode = (devstat & CTRLMMR_MAIN_DEVSTAT_USB_MODE_MASK) >>
 344                             CTRLMMR_MAIN_DEVSTAT_USB_MODE_SHIFT;
 345                 if (mode == 0x2)
 346                         bootmode = BOOT_DEVICE_USB;
 347         }
 348
 349         return bootmode;
 350 }
 351
 352 u32 spl_boot_device(void)
 353 {
 354         u32 devstat = readl(CTRLMMR_MAIN_DEVSTAT);
 355
 356         if (bootindex == K3_PRIMARY_BOOTMODE)
 357                 return __get_primary_bootmedia(devstat);
 358         else
 359                 return __get_backup_bootmedia(devstat);
 360 }
 361
 362 #ifdef CONFIG_SYS_K3_SPL_ATF
 363
 364 #define AM6_DEV_MCU_RTI0                        134
 365 #define AM6_DEV_MCU_RTI1                        135
 366 #define AM6_DEV_MCU_ARMSS0_CPU0                 159
 367 #define AM6_DEV_MCU_ARMSS0_CPU1                 245
 368
 369 void release_resources_for_core_shutdown(void)
 370 {
 371         struct ti_sci_handle *ti_sci = get_ti_sci_handle();
 372         struct ti_sci_dev_ops *dev_ops = &ti_sci->ops.dev_ops;
 373         struct ti_sci_proc_ops *proc_ops = &ti_sci->ops.proc_ops;
 374         int ret;
 375         u32 i;
 376
 377         const u32 put_device_ids[] = {
 378                 AM6_DEV_MCU_RTI0,
 379                 AM6_DEV_MCU_RTI1,
 380         };
 381
 382         /* Iterate through list of devices to put (shutdown) */
 383         for (i = 0; i < ARRAY_SIZE(put_device_ids); i++) {
 384                 u32 id = put_device_ids[i];
 385
 386                 ret = dev_ops->put_device(ti_sci, id);
 387                 if (ret)
 388                         panic("Failed to put device %u (%d)\n", id, ret);
 389         }
 390
 391         const u32 put_core_ids[] = {
 392                 AM6_DEV_MCU_ARMSS0_CPU1,
 393                 AM6_DEV_MCU_ARMSS0_CPU0,        /* Handle CPU0 after CPU1 */
 394         };
 395
 396         /* Iterate through list of cores to put (shutdown) */
 397         for (i = 0; i < ARRAY_SIZE(put_core_ids); i++) {
 398                 u32 id = put_core_ids[i];
 399
 400                 /*
 401                  * Queue up the core shutdown request. Note that this call
 402                  * needs to be followed up by an actual invocation of an WFE
 403                  * or WFI CPU instruction.
 404                  */
 405                 ret = proc_ops->proc_shutdown_no_wait(ti_sci, id);
 406                 if (ret)
 407                         panic("Failed sending core %u shutdown message (%d)\n",
 408                               id, ret);
 409         }
 410 }
 411 #endif