arch/arm/lib/cache-cp15.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  */
   6
   7 #include <common.h>
   8 #include <cpu_func.h>
   9 #include <asm/system.h>
  10 #include <asm/cache.h>
  11 #include <linux/compiler.h>
  12 #include <asm/armv7_mpu.h>
  13
  14 #if !(CONFIG_IS_ENABLED(SYS_ICACHE_OFF) && CONFIG_IS_ENABLED(SYS_DCACHE_OFF))
  15
  16 DECLARE_GLOBAL_DATA_PTR;
  17
  18 #ifdef CONFIG_SYS_ARM_MMU
  19 __weak void arm_init_before_mmu(void)
  20 {
  21 }
  22
  23 __weak void arm_init_domains(void)
  24 {
  25 }
  26
  27 void set_section_dcache(int section, enum dcache_option option)
  28 {
  29 #ifdef CONFIG_ARMV7_LPAE
  30         u64 *page_table = (u64 *)gd->arch.tlb_addr;
  31         /* Need to set the access flag to not fault */
  32         u64 value = TTB_SECT_AP | TTB_SECT_AF;
  33 #else
  34         u32 *page_table = (u32 *)gd->arch.tlb_addr;
  35         u32 value = TTB_SECT_AP;
  36 #endif
  37
  38         /* Add the page offset */
  39         value |= ((u32)section << MMU_SECTION_SHIFT);
  40
  41         /* Add caching bits */
  42         value |= option;
  43
  44         /* Set PTE */
  45         page_table[section] = value;
  46 }
  47
  48 __weak void mmu_page_table_flush(unsigned long start, unsigned long stop)
  49 {
  50         debug("%s: Warning: not implemented\n", __func__);
  51 }
  52
  53 void mmu_set_region_dcache_behaviour(phys_addr_t start, size_t size,
  54                                      enum dcache_option option)
  55 {
  56 #ifdef CONFIG_ARMV7_LPAE
  57         u64 *page_table = (u64 *)gd->arch.tlb_addr;
  58 #else
  59         u32 *page_table = (u32 *)gd->arch.tlb_addr;
  60 #endif
  61         unsigned long startpt, stoppt;
  62         unsigned long upto, end;
  63
  64         end = ALIGN(start + size, MMU_SECTION_SIZE) >> MMU_SECTION_SHIFT;
  65         start = start >> MMU_SECTION_SHIFT;
  66 #ifdef CONFIG_ARMV7_LPAE
  67         debug("%s: start=%pa, size=%zu, option=%llx\n", __func__, &start, size,
  68               option);
  69 #else
  70         debug("%s: start=%pa, size=%zu, option=0x%x\n", __func__, &start, size,
  71               option);
  72 #endif
  73         for (upto = start; upto < end; upto++)
  74                 set_section_dcache(upto, option);
  75
  76         /*
  77          * Make sure range is cache line aligned
  78          * Only CPU maintains page tables, hence it is safe to always
  79          * flush complete cache lines...
  80          */
  81
  82         startpt = (unsigned long)&page_table[start];
  83         startpt &= ~(CONFIG_SYS_CACHELINE_SIZE - 1);
  84         stoppt = (unsigned long)&page_table[end];
  85         stoppt = ALIGN(stoppt, CONFIG_SYS_CACHELINE_SIZE);
  86         mmu_page_table_flush(startpt, stoppt);
  87 }
  88
  89 __weak void dram_bank_mmu_setup(int bank)
  90 {
  91         bd_t *bd = gd->bd;
  92         int     i;
  93
  94         /* bd->bi_dram is available only after relocation */
  95         if ((gd->flags & GD_FLG_RELOC) == 0)
  96                 return;
  97
  98         debug("%s: bank: %d\n", __func__, bank);
  99         for (i = bd->bi_dram[bank].start >> MMU_SECTION_SHIFT;
 100              i < (bd->bi_dram[bank].start >> MMU_SECTION_SHIFT) +
 101                  (bd->bi_dram[bank].size >> MMU_SECTION_SHIFT);
 102              i++) {
 103 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 104                 set_section_dcache(i, DCACHE_WRITETHROUGH);
 105 #elif defined(CONFIG_SYS_ARM_CACHE_WRITEALLOC)
 106                 set_section_dcache(i, DCACHE_WRITEALLOC);
 107 #else
 108                 set_section_dcache(i, DCACHE_WRITEBACK);
 109 #endif
 110         }
 111 }
 112
 113 /* to activate the MMU we need to set up virtual memory: use 1M areas */
 114 static inline void mmu_setup(void)
 115 {
 116         int i;
 117         u32 reg;
 118
 119         arm_init_before_mmu();
 120         /* Set up an identity-mapping for all 4GB, rw for everyone */
 121         for (i = 0; i < ((4096ULL * 1024 * 1024) >> MMU_SECTION_SHIFT); i++)
 122                 set_section_dcache(i, DCACHE_OFF);
 123
 124         for (i = 0; i < CONFIG_NR_DRAM_BANKS; i++) {
 125                 dram_bank_mmu_setup(i);
 126         }
 127
 128 #if defined(CONFIG_ARMV7_LPAE) && __LINUX_ARM_ARCH__ != 4
 129         /* Set up 4 PTE entries pointing to our 4 1GB page tables */
 130         for (i = 0; i < 4; i++) {
 131                 u64 *page_table = (u64 *)(gd->arch.tlb_addr + (4096 * 4));
 132                 u64 tpt = gd->arch.tlb_addr + (4096 * i);
 133                 page_table[i] = tpt | TTB_PAGETABLE;
 134         }
 135
 136         reg = TTBCR_EAE;
 137 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 138         reg |= TTBCR_ORGN0_WT | TTBCR_IRGN0_WT;
 139 #elif defined(CONFIG_SYS_ARM_CACHE_WRITEALLOC)
 140         reg |= TTBCR_ORGN0_WBWA | TTBCR_IRGN0_WBWA;
 141 #else
 142         reg |= TTBCR_ORGN0_WBNWA | TTBCR_IRGN0_WBNWA;
 143 #endif
 144
 145         if (is_hyp()) {
 146                 /* Set HTCR to enable LPAE */
 147                 asm volatile("mcr p15, 4, %0, c2, c0, 2"
 148                         : : "r" (reg) : "memory");
 149                 /* Set HTTBR0 */
 150                 asm volatile("mcrr p15, 4, %0, %1, c2"
 151                         :
 152                         : "r"(gd->arch.tlb_addr + (4096 * 4)), "r"(0)
 153                         : "memory");
 154                 /* Set HMAIR */
 155                 asm volatile("mcr p15, 4, %0, c10, c2, 0"
 156                         : : "r" (MEMORY_ATTRIBUTES) : "memory");
 157         } else {
 158                 /* Set TTBCR to enable LPAE */
 159                 asm volatile("mcr p15, 0, %0, c2, c0, 2"
 160                         : : "r" (reg) : "memory");
 161                 /* Set 64-bit TTBR0 */
 162                 asm volatile("mcrr p15, 0, %0, %1, c2"
 163                         :
 164                         : "r"(gd->arch.tlb_addr + (4096 * 4)), "r"(0)
 165                         : "memory");
 166                 /* Set MAIR */
 167                 asm volatile("mcr p15, 0, %0, c10, c2, 0"
 168                         : : "r" (MEMORY_ATTRIBUTES) : "memory");
 169         }
 170 #elif defined(CONFIG_CPU_V7A)
 171         if (is_hyp()) {
 172                 /* Set HTCR to disable LPAE */
 173                 asm volatile("mcr p15, 4, %0, c2, c0, 2"
 174                         : : "r" (0) : "memory");
 175         } else {
 176                 /* Set TTBCR to disable LPAE */
 177                 asm volatile("mcr p15, 0, %0, c2, c0, 2"
 178                         : : "r" (0) : "memory");
 179         }
 180         /* Set TTBR0 */
 181         reg = gd->arch.tlb_addr & TTBR0_BASE_ADDR_MASK;
 182 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 183         reg |= TTBR0_RGN_WT | TTBR0_IRGN_WT;
 184 #elif defined(CONFIG_SYS_ARM_CACHE_WRITEALLOC)
 185         reg |= TTBR0_RGN_WBWA | TTBR0_IRGN_WBWA;
 186 #else
 187         reg |= TTBR0_RGN_WB | TTBR0_IRGN_WB;
 188 #endif
 189         asm volatile("mcr p15, 0, %0, c2, c0, 0"
 190                      : : "r" (reg) : "memory");
 191 #else
 192         /* Copy the page table address to cp15 */
 193         asm volatile("mcr p15, 0, %0, c2, c0, 0"
 194                      : : "r" (gd->arch.tlb_addr) : "memory");
 195 #endif
 196         /* Set the access control to all-supervisor */
 197         asm volatile("mcr p15, 0, %0, c3, c0, 0"
 198                      : : "r" (~0));
 199
 200         arm_init_domains();
 201
 202         /* and enable the mmu */
 203         reg = get_cr(); /* get control reg. */
 204         set_cr(reg | CR_M);
 205 }
 206
 207 static int mmu_enabled(void)
 208 {
 209         return get_cr() & CR_M;
 210 }
 211 #endif /* CONFIG_SYS_ARM_MMU */
 212
 213 /* cache_bit must be either CR_I or CR_C */
 214 static void cache_enable(uint32_t cache_bit)
 215 {
 216         uint32_t reg;
 217
 218         /* The data cache is not active unless the mmu/mpu is enabled too */
 219 #ifdef CONFIG_SYS_ARM_MMU
 220         if ((cache_bit == CR_C) && !mmu_enabled())
 221                 mmu_setup();
 222 #elif defined(CONFIG_SYS_ARM_MPU)
 223         if ((cache_bit == CR_C) && !mpu_enabled()) {
 224                 printf("Consider enabling MPU before enabling caches\n");
 225                 return;
 226         }
 227 #endif
 228         reg = get_cr(); /* get control reg. */
 229         set_cr(reg | cache_bit);
 230 }
 231
 232 /* cache_bit must be either CR_I or CR_C */
 233 static void cache_disable(uint32_t cache_bit)
 234 {
 235         uint32_t reg;
 236
 237         reg = get_cr();
 238
 239         if (cache_bit == CR_C) {
 240                 /* if cache isn;t enabled no need to disable */
 241                 if ((reg & CR_C) != CR_C)
 242                         return;
 243 #ifdef CONFIG_SYS_ARM_MMU
 244                 /* if disabling data cache, disable mmu too */
 245                 cache_bit |= CR_M;
 246 #endif
 247         }
 248         reg = get_cr();
 249
 250 #ifdef CONFIG_SYS_ARM_MMU
 251         if (cache_bit == (CR_C | CR_M))
 252 #elif defined(CONFIG_SYS_ARM_MPU)
 253         if (cache_bit == CR_C)
 254 #endif
 255                 flush_dcache_all();
 256         set_cr(reg & ~cache_bit);
 257 }
 258 #endif
 259
 260 #if CONFIG_IS_ENABLED(SYS_ICACHE_OFF)
 261 void icache_enable(void)
 262 {
 263         return;
 264 }
 265
 266 void icache_disable(void)
 267 {
 268         return;
 269 }
 270
 271 int icache_status(void)
 272 {
 273         return 0;                                       /* always off */
 274 }
 275 #else
 276 void icache_enable(void)
 277 {
 278         cache_enable(CR_I);
 279 }
 280
 281 void icache_disable(void)
 282 {
 283         cache_disable(CR_I);
 284 }
 285
 286 int icache_status(void)
 287 {
 288         return (get_cr() & CR_I) != 0;
 289 }
 290 #endif
 291
 292 #if CONFIG_IS_ENABLED(SYS_DCACHE_OFF)
 293 void dcache_enable(void)
 294 {
 295         return;
 296 }
 297
 298 void dcache_disable(void)
 299 {
 300         return;
 301 }
 302
 303 int dcache_status(void)
 304 {
 305         return 0;                                       /* always off */
 306 }
 307 #else
 308 void dcache_enable(void)
 309 {
 310         cache_enable(CR_C);
 311 }
 312
 313 void dcache_disable(void)
 314 {
 315         cache_disable(CR_C);
 316 }
 317
 318 int dcache_status(void)
 319 {
 320         return (get_cr() & CR_C) != 0;
 321 }
 322 #endif