arch/arm/lib/cache-cp15.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  */
   6
   7 #include <common.h>
   8 #include <cpu_func.h>
   9 #include <asm/system.h>
  10 #include <asm/cache.h>
  11 #include <linux/compiler.h>
  12 #include <asm/armv7_mpu.h>
  13
  14 #if !(CONFIG_IS_ENABLED(SYS_ICACHE_OFF) && CONFIG_IS_ENABLED(SYS_DCACHE_OFF))
  15
  16 DECLARE_GLOBAL_DATA_PTR;
  17
  18 #ifdef CONFIG_SYS_ARM_MMU
  19 __weak void arm_init_before_mmu(void)
  20 {
  21 }
  22
  23 __weak void arm_init_domains(void)
  24 {
  25 }
  26
  27 void set_section_dcache(int section, enum dcache_option option)
  28 {
  29 #ifdef CONFIG_ARMV7_LPAE
  30         u64 *page_table = (u64 *)gd->arch.tlb_addr;
  31         /* Need to set the access flag to not fault */
  32         u64 value = TTB_SECT_AP | TTB_SECT_AF;
  33 #else
  34         u32 *page_table = (u32 *)gd->arch.tlb_addr;
  35         u32 value = TTB_SECT_AP;
  36 #endif
  37
  38         /* Add the page offset */
  39         value |= ((u32)section << MMU_SECTION_SHIFT);
  40
  41         /* Add caching bits */
  42         value |= option;
  43
  44         /* Set PTE */
  45         page_table[section] = value;
  46 }
  47
  48 __weak void mmu_page_table_flush(unsigned long start, unsigned long stop)
  49 {
  50         debug("%s: Warning: not implemented\n", __func__);
  51 }
  52
  53 void mmu_set_region_dcache_behaviour(phys_addr_t start, size_t size,
  54                                      enum dcache_option option)
  55 {
  56 #ifdef CONFIG_ARMV7_LPAE
  57         u64 *page_table = (u64 *)gd->arch.tlb_addr;
  58 #else
  59         u32 *page_table = (u32 *)gd->arch.tlb_addr;
  60 #endif
  61         unsigned long startpt, stoppt;
  62         unsigned long upto, end;
  63
  64         end = ALIGN(start + size, MMU_SECTION_SIZE) >> MMU_SECTION_SHIFT;
  65         start = start >> MMU_SECTION_SHIFT;
  66 #ifdef CONFIG_ARMV7_LPAE
  67         debug("%s: start=%pa, size=%zu, option=%llx\n", __func__, &start, size,
  68               option);
  69 #else
  70         debug("%s: start=%pa, size=%zu, option=0x%x\n", __func__, &start, size,
  71               option);
  72 #endif
  73         for (upto = start; upto < end; upto++)
  74                 set_section_dcache(upto, option);
  75
  76         /*
  77          * Make sure range is cache line aligned
  78          * Only CPU maintains page tables, hence it is safe to always
  79          * flush complete cache lines...
  80          */
  81
  82         startpt = (unsigned long)&page_table[start];
  83         startpt &= ~(CONFIG_SYS_CACHELINE_SIZE - 1);
  84         stoppt = (unsigned long)&page_table[end];
  85         stoppt = ALIGN(stoppt, CONFIG_SYS_CACHELINE_SIZE);
  86         mmu_page_table_flush(startpt, stoppt);
  87 }
  88
  89 __weak void dram_bank_mmu_setup(int bank)
  90 {
  91         bd_t *bd = gd->bd;
  92         int     i;
  93
  94         /* bd->bi_dram is available only after relocation */
  95         if ((gd->flags & GD_FLG_RELOC) == 0)
  96                 return;
  97
  98         debug("%s: bank: %d\n", __func__, bank);
  99         for (i = bd->bi_dram[bank].start >> MMU_SECTION_SHIFT;
 100              i < (bd->bi_dram[bank].start >> MMU_SECTION_SHIFT) +
 101                  (bd->bi_dram[bank].size >> MMU_SECTION_SHIFT);
 102              i++)
 103                 set_section_dcache(i, DCACHE_DEFAULT_OPTION);
 104 }
 105
 106 /* to activate the MMU we need to set up virtual memory: use 1M areas */
 107 static inline void mmu_setup(void)
 108 {
 109         int i;
 110         u32 reg;
 111
 112         arm_init_before_mmu();
 113         /* Set up an identity-mapping for all 4GB, rw for everyone */
 114         for (i = 0; i < ((4096ULL * 1024 * 1024) >> MMU_SECTION_SHIFT); i++)
 115                 set_section_dcache(i, DCACHE_OFF);
 116
 117         for (i = 0; i < CONFIG_NR_DRAM_BANKS; i++) {
 118                 dram_bank_mmu_setup(i);
 119         }
 120
 121 #if defined(CONFIG_ARMV7_LPAE) && __LINUX_ARM_ARCH__ != 4
 122         /* Set up 4 PTE entries pointing to our 4 1GB page tables */
 123         for (i = 0; i < 4; i++) {
 124                 u64 *page_table = (u64 *)(gd->arch.tlb_addr + (4096 * 4));
 125                 u64 tpt = gd->arch.tlb_addr + (4096 * i);
 126                 page_table[i] = tpt | TTB_PAGETABLE;
 127         }
 128
 129         reg = TTBCR_EAE;
 130 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 131         reg |= TTBCR_ORGN0_WT | TTBCR_IRGN0_WT;
 132 #elif defined(CONFIG_SYS_ARM_CACHE_WRITEALLOC)
 133         reg |= TTBCR_ORGN0_WBWA | TTBCR_IRGN0_WBWA;
 134 #else
 135         reg |= TTBCR_ORGN0_WBNWA | TTBCR_IRGN0_WBNWA;
 136 #endif
 137
 138         if (is_hyp()) {
 139                 /* Set HTCR to enable LPAE */
 140                 asm volatile("mcr p15, 4, %0, c2, c0, 2"
 141                         : : "r" (reg) : "memory");
 142                 /* Set HTTBR0 */
 143                 asm volatile("mcrr p15, 4, %0, %1, c2"
 144                         :
 145                         : "r"(gd->arch.tlb_addr + (4096 * 4)), "r"(0)
 146                         : "memory");
 147                 /* Set HMAIR */
 148                 asm volatile("mcr p15, 4, %0, c10, c2, 0"
 149                         : : "r" (MEMORY_ATTRIBUTES) : "memory");
 150         } else {
 151                 /* Set TTBCR to enable LPAE */
 152                 asm volatile("mcr p15, 0, %0, c2, c0, 2"
 153                         : : "r" (reg) : "memory");
 154                 /* Set 64-bit TTBR0 */
 155                 asm volatile("mcrr p15, 0, %0, %1, c2"
 156                         :
 157                         : "r"(gd->arch.tlb_addr + (4096 * 4)), "r"(0)
 158                         : "memory");
 159                 /* Set MAIR */
 160                 asm volatile("mcr p15, 0, %0, c10, c2, 0"
 161                         : : "r" (MEMORY_ATTRIBUTES) : "memory");
 162         }
 163 #elif defined(CONFIG_CPU_V7A)
 164         if (is_hyp()) {
 165                 /* Set HTCR to disable LPAE */
 166                 asm volatile("mcr p15, 4, %0, c2, c0, 2"
 167                         : : "r" (0) : "memory");
 168         } else {
 169                 /* Set TTBCR to disable LPAE */
 170                 asm volatile("mcr p15, 0, %0, c2, c0, 2"
 171                         : : "r" (0) : "memory");
 172         }
 173         /* Set TTBR0 */
 174         reg = gd->arch.tlb_addr & TTBR0_BASE_ADDR_MASK;
 175 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 176         reg |= TTBR0_RGN_WT | TTBR0_IRGN_WT;
 177 #elif defined(CONFIG_SYS_ARM_CACHE_WRITEALLOC)
 178         reg |= TTBR0_RGN_WBWA | TTBR0_IRGN_WBWA;
 179 #else
 180         reg |= TTBR0_RGN_WB | TTBR0_IRGN_WB;
 181 #endif
 182         asm volatile("mcr p15, 0, %0, c2, c0, 0"
 183                      : : "r" (reg) : "memory");
 184 #else
 185         /* Copy the page table address to cp15 */
 186         asm volatile("mcr p15, 0, %0, c2, c0, 0"
 187                      : : "r" (gd->arch.tlb_addr) : "memory");
 188 #endif
 189         /* Set the access control to all-supervisor */
 190         asm volatile("mcr p15, 0, %0, c3, c0, 0"
 191                      : : "r" (~0));
 192
 193         arm_init_domains();
 194
 195         /* and enable the mmu */
 196         reg = get_cr(); /* get control reg. */
 197         set_cr(reg | CR_M);
 198 }
 199
 200 static int mmu_enabled(void)
 201 {
 202         return get_cr() & CR_M;
 203 }
 204 #endif /* CONFIG_SYS_ARM_MMU */
 205
 206 /* cache_bit must be either CR_I or CR_C */
 207 static void cache_enable(uint32_t cache_bit)
 208 {
 209         uint32_t reg;
 210
 211         /* The data cache is not active unless the mmu/mpu is enabled too */
 212 #ifdef CONFIG_SYS_ARM_MMU
 213         if ((cache_bit == CR_C) && !mmu_enabled())
 214                 mmu_setup();
 215 #elif defined(CONFIG_SYS_ARM_MPU)
 216         if ((cache_bit == CR_C) && !mpu_enabled()) {
 217                 printf("Consider enabling MPU before enabling caches\n");
 218                 return;
 219         }
 220 #endif
 221         reg = get_cr(); /* get control reg. */
 222         set_cr(reg | cache_bit);
 223 }
 224
 225 /* cache_bit must be either CR_I or CR_C */
 226 static void cache_disable(uint32_t cache_bit)
 227 {
 228         uint32_t reg;
 229
 230         reg = get_cr();
 231
 232         if (cache_bit == CR_C) {
 233                 /* if cache isn;t enabled no need to disable */
 234                 if ((reg & CR_C) != CR_C)
 235                         return;
 236 #ifdef CONFIG_SYS_ARM_MMU
 237                 /* if disabling data cache, disable mmu too */
 238                 cache_bit |= CR_M;
 239 #endif
 240         }
 241         reg = get_cr();
 242
 243 #ifdef CONFIG_SYS_ARM_MMU
 244         if (cache_bit == (CR_C | CR_M))
 245 #elif defined(CONFIG_SYS_ARM_MPU)
 246         if (cache_bit == CR_C)
 247 #endif
 248                 flush_dcache_all();
 249         set_cr(reg & ~cache_bit);
 250 }
 251 #endif
 252
 253 #if CONFIG_IS_ENABLED(SYS_ICACHE_OFF)
 254 void icache_enable(void)
 255 {
 256         return;
 257 }
 258
 259 void icache_disable(void)
 260 {
 261         return;
 262 }
 263
 264 int icache_status(void)
 265 {
 266         return 0;                                       /* always off */
 267 }
 268 #else
 269 void icache_enable(void)
 270 {
 271         cache_enable(CR_I);
 272 }
 273
 274 void icache_disable(void)
 275 {
 276         cache_disable(CR_I);
 277 }
 278
 279 int icache_status(void)
 280 {
 281         return (get_cr() & CR_I) != 0;
 282 }
 283 #endif
 284
 285 #if CONFIG_IS_ENABLED(SYS_DCACHE_OFF)
 286 void dcache_enable(void)
 287 {
 288         return;
 289 }
 290
 291 void dcache_disable(void)
 292 {
 293         return;
 294 }
 295
 296 int dcache_status(void)
 297 {
 298         return 0;                                       /* always off */
 299 }
 300 #else
 301 void dcache_enable(void)
 302 {
 303         cache_enable(CR_C);
 304 }
 305
 306 void dcache_disable(void)
 307 {
 308         cache_disable(CR_C);
 309 }
 310
 311 int dcache_status(void)
 312 {
 313         return (get_cr() & CR_C) != 0;
 314 }
 315 #endif