arch/arm/lib/cache-cp15.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  */
   6
   7 #include <common.h>
   8 #include <cpu_func.h>
   9 #include <asm/system.h>
  10 #include <asm/cache.h>
  11 #include <linux/compiler.h>
  12 #include <asm/armv7_mpu.h>
  13
  14 #if !(CONFIG_IS_ENABLED(SYS_ICACHE_OFF) && CONFIG_IS_ENABLED(SYS_DCACHE_OFF))
  15
  16 DECLARE_GLOBAL_DATA_PTR;
  17
  18 #ifdef CONFIG_SYS_ARM_MMU
  19 __weak void arm_init_before_mmu(void)
  20 {
  21 }
  22
  23 __weak void arm_init_domains(void)
  24 {
  25 }
  26
  27 void set_section_dcache(int section, enum dcache_option option)
  28 {
  29 #ifdef CONFIG_ARMV7_LPAE
  30         u64 *page_table = (u64 *)gd->arch.tlb_addr;
  31         /* Need to set the access flag to not fault */
  32         u64 value = TTB_SECT_AP | TTB_SECT_AF;
  33 #else
  34         u32 *page_table = (u32 *)gd->arch.tlb_addr;
  35         u32 value = TTB_SECT_AP;
  36 #endif
  37
  38         /* Add the page offset */
  39         value |= ((u32)section << MMU_SECTION_SHIFT);
  40
  41         /* Add caching bits */
  42         value |= option;
  43
  44         /* Set PTE */
  45         page_table[section] = value;
  46 }
  47
  48 __weak void mmu_page_table_flush(unsigned long start, unsigned long stop)
  49 {
  50         debug("%s: Warning: not implemented\n", __func__);
  51 }
  52
  53 void mmu_set_region_dcache_behaviour(phys_addr_t start, size_t size,
  54                                      enum dcache_option option)
  55 {
  56 #ifdef CONFIG_ARMV7_LPAE
  57         u64 *page_table = (u64 *)gd->arch.tlb_addr;
  58 #else
  59         u32 *page_table = (u32 *)gd->arch.tlb_addr;
  60 #endif
  61         unsigned long startpt, stoppt;
  62         unsigned long upto, end;
  63
  64         /* div by 2 before start + size to avoid phys_addr_t overflow */
  65         end = ALIGN((start / 2) + (size / 2), MMU_SECTION_SIZE / 2)
  66               >> (MMU_SECTION_SHIFT - 1);
  67         start = start >> MMU_SECTION_SHIFT;
  68
  69 #ifdef CONFIG_ARMV7_LPAE
  70         debug("%s: start=%pa, size=%zu, option=%llx\n", __func__, &start, size,
  71               option);
  72 #else
  73         debug("%s: start=%pa, size=%zu, option=0x%x\n", __func__, &start, size,
  74               option);
  75 #endif
  76         for (upto = start; upto < end; upto++)
  77                 set_section_dcache(upto, option);
  78
  79         /*
  80          * Make sure range is cache line aligned
  81          * Only CPU maintains page tables, hence it is safe to always
  82          * flush complete cache lines...
  83          */
  84
  85         startpt = (unsigned long)&page_table[start];
  86         startpt &= ~(CONFIG_SYS_CACHELINE_SIZE - 1);
  87         stoppt = (unsigned long)&page_table[end];
  88         stoppt = ALIGN(stoppt, CONFIG_SYS_CACHELINE_SIZE);
  89         mmu_page_table_flush(startpt, stoppt);
  90 }
  91
  92 __weak void dram_bank_mmu_setup(int bank)
  93 {
  94         bd_t *bd = gd->bd;
  95         int     i;
  96
  97         /* bd->bi_dram is available only after relocation */
  98         if ((gd->flags & GD_FLG_RELOC) == 0)
  99                 return;
 100
 101         debug("%s: bank: %d\n", __func__, bank);
 102         for (i = bd->bi_dram[bank].start >> MMU_SECTION_SHIFT;
 103              i < (bd->bi_dram[bank].start >> MMU_SECTION_SHIFT) +
 104                  (bd->bi_dram[bank].size >> MMU_SECTION_SHIFT);
 105              i++)
 106                 set_section_dcache(i, DCACHE_DEFAULT_OPTION);
 107 }
 108
 109 /* to activate the MMU we need to set up virtual memory: use 1M areas */
 110 static inline void mmu_setup(void)
 111 {
 112         int i;
 113         u32 reg;
 114
 115         arm_init_before_mmu();
 116         /* Set up an identity-mapping for all 4GB, rw for everyone */
 117         for (i = 0; i < ((4096ULL * 1024 * 1024) >> MMU_SECTION_SHIFT); i++)
 118                 set_section_dcache(i, DCACHE_OFF);
 119
 120         for (i = 0; i < CONFIG_NR_DRAM_BANKS; i++) {
 121                 dram_bank_mmu_setup(i);
 122         }
 123
 124 #if defined(CONFIG_ARMV7_LPAE) && __LINUX_ARM_ARCH__ != 4
 125         /* Set up 4 PTE entries pointing to our 4 1GB page tables */
 126         for (i = 0; i < 4; i++) {
 127                 u64 *page_table = (u64 *)(gd->arch.tlb_addr + (4096 * 4));
 128                 u64 tpt = gd->arch.tlb_addr + (4096 * i);
 129                 page_table[i] = tpt | TTB_PAGETABLE;
 130         }
 131
 132         reg = TTBCR_EAE;
 133 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 134         reg |= TTBCR_ORGN0_WT | TTBCR_IRGN0_WT;
 135 #elif defined(CONFIG_SYS_ARM_CACHE_WRITEALLOC)
 136         reg |= TTBCR_ORGN0_WBWA | TTBCR_IRGN0_WBWA;
 137 #else
 138         reg |= TTBCR_ORGN0_WBNWA | TTBCR_IRGN0_WBNWA;
 139 #endif
 140
 141         if (is_hyp()) {
 142                 /* Set HTCR to enable LPAE */
 143                 asm volatile("mcr p15, 4, %0, c2, c0, 2"
 144                         : : "r" (reg) : "memory");
 145                 /* Set HTTBR0 */
 146                 asm volatile("mcrr p15, 4, %0, %1, c2"
 147                         :
 148                         : "r"(gd->arch.tlb_addr + (4096 * 4)), "r"(0)
 149                         : "memory");
 150                 /* Set HMAIR */
 151                 asm volatile("mcr p15, 4, %0, c10, c2, 0"
 152                         : : "r" (MEMORY_ATTRIBUTES) : "memory");
 153         } else {
 154                 /* Set TTBCR to enable LPAE */
 155                 asm volatile("mcr p15, 0, %0, c2, c0, 2"
 156                         : : "r" (reg) : "memory");
 157                 /* Set 64-bit TTBR0 */
 158                 asm volatile("mcrr p15, 0, %0, %1, c2"
 159                         :
 160                         : "r"(gd->arch.tlb_addr + (4096 * 4)), "r"(0)
 161                         : "memory");
 162                 /* Set MAIR */
 163                 asm volatile("mcr p15, 0, %0, c10, c2, 0"
 164                         : : "r" (MEMORY_ATTRIBUTES) : "memory");
 165         }
 166 #elif defined(CONFIG_CPU_V7A)
 167         if (is_hyp()) {
 168                 /* Set HTCR to disable LPAE */
 169                 asm volatile("mcr p15, 4, %0, c2, c0, 2"
 170                         : : "r" (0) : "memory");
 171         } else {
 172                 /* Set TTBCR to disable LPAE */
 173                 asm volatile("mcr p15, 0, %0, c2, c0, 2"
 174                         : : "r" (0) : "memory");
 175         }
 176         /* Set TTBR0 */
 177         reg = gd->arch.tlb_addr & TTBR0_BASE_ADDR_MASK;
 178 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 179         reg |= TTBR0_RGN_WT | TTBR0_IRGN_WT;
 180 #elif defined(CONFIG_SYS_ARM_CACHE_WRITEALLOC)
 181         reg |= TTBR0_RGN_WBWA | TTBR0_IRGN_WBWA;
 182 #else
 183         reg |= TTBR0_RGN_WB | TTBR0_IRGN_WB;
 184 #endif
 185         asm volatile("mcr p15, 0, %0, c2, c0, 0"
 186                      : : "r" (reg) : "memory");
 187 #else
 188         /* Copy the page table address to cp15 */
 189         asm volatile("mcr p15, 0, %0, c2, c0, 0"
 190                      : : "r" (gd->arch.tlb_addr) : "memory");
 191 #endif
 192         /* Set the access control to all-supervisor */
 193         asm volatile("mcr p15, 0, %0, c3, c0, 0"
 194                      : : "r" (~0));
 195
 196         arm_init_domains();
 197
 198         /* and enable the mmu */
 199         reg = get_cr(); /* get control reg. */
 200         set_cr(reg | CR_M);
 201 }
 202
 203 static int mmu_enabled(void)
 204 {
 205         return get_cr() & CR_M;
 206 }
 207 #endif /* CONFIG_SYS_ARM_MMU */
 208
 209 /* cache_bit must be either CR_I or CR_C */
 210 static void cache_enable(uint32_t cache_bit)
 211 {
 212         uint32_t reg;
 213
 214         /* The data cache is not active unless the mmu/mpu is enabled too */
 215 #ifdef CONFIG_SYS_ARM_MMU
 216         if ((cache_bit == CR_C) && !mmu_enabled())
 217                 mmu_setup();
 218 #elif defined(CONFIG_SYS_ARM_MPU)
 219         if ((cache_bit == CR_C) && !mpu_enabled()) {
 220                 printf("Consider enabling MPU before enabling caches\n");
 221                 return;
 222         }
 223 #endif
 224         reg = get_cr(); /* get control reg. */
 225         set_cr(reg | cache_bit);
 226 }
 227
 228 /* cache_bit must be either CR_I or CR_C */
 229 static void cache_disable(uint32_t cache_bit)
 230 {
 231         uint32_t reg;
 232
 233         reg = get_cr();
 234
 235         if (cache_bit == CR_C) {
 236                 /* if cache isn;t enabled no need to disable */
 237                 if ((reg & CR_C) != CR_C)
 238                         return;
 239 #ifdef CONFIG_SYS_ARM_MMU
 240                 /* if disabling data cache, disable mmu too */
 241                 cache_bit |= CR_M;
 242 #endif
 243         }
 244         reg = get_cr();
 245
 246 #ifdef CONFIG_SYS_ARM_MMU
 247         if (cache_bit == (CR_C | CR_M))
 248 #elif defined(CONFIG_SYS_ARM_MPU)
 249         if (cache_bit == CR_C)
 250 #endif
 251                 flush_dcache_all();
 252         set_cr(reg & ~cache_bit);
 253 }
 254 #endif
 255
 256 #if CONFIG_IS_ENABLED(SYS_ICACHE_OFF)
 257 void icache_enable(void)
 258 {
 259         return;
 260 }
 261
 262 void icache_disable(void)
 263 {
 264         return;
 265 }
 266
 267 int icache_status(void)
 268 {
 269         return 0;                                       /* always off */
 270 }
 271 #else
 272 void icache_enable(void)
 273 {
 274         cache_enable(CR_I);
 275 }
 276
 277 void icache_disable(void)
 278 {
 279         cache_disable(CR_I);
 280 }
 281
 282 int icache_status(void)
 283 {
 284         return (get_cr() & CR_I) != 0;
 285 }
 286 #endif
 287
 288 #if CONFIG_IS_ENABLED(SYS_DCACHE_OFF)
 289 void dcache_enable(void)
 290 {
 291         return;
 292 }
 293
 294 void dcache_disable(void)
 295 {
 296         return;
 297 }
 298
 299 int dcache_status(void)
 300 {
 301         return 0;                                       /* always off */
 302 }
 303 #else
 304 void dcache_enable(void)
 305 {
 306         cache_enable(CR_C);
 307 }
 308
 309 void dcache_disable(void)
 310 {
 311         cache_disable(CR_C);
 312 }
 313
 314 int dcache_status(void)
 315 {
 316         return (get_cr() & CR_C) != 0;
 317 }
 318 #endif