arch/arm/kernel/entry-armv.S

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  *  linux/arch/arm/kernel/entry-armv.S
   4  *
   5  *  Copyright (C) 1996,1997,1998 Russell King.
   6  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   7  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   8  *
   9  *  Low-level vector interface routines
  10  *
  11  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  12  *  that causes it to save wrong values...  Be aware!
  13  */
  14
  15 #include <linux/init.h>
  16
  17 #include <asm/assembler.h>
  18 #include <asm/memory.h>
  19 #include <asm/glue-df.h>
  20 #include <asm/glue-pf.h>
  21 #include <asm/vfpmacros.h>
  22 #include <asm/thread_notify.h>
  23 #include <asm/unwind.h>
  24 #include <asm/unistd.h>
  25 #include <asm/tls.h>
  26 #include <asm/system_info.h>
  27 #include <asm/uaccess-asm.h>
  28
  29 #include "entry-header.S"
  30 #include <asm/probes.h>
  31
  32 /*
  33  * Interrupt handling.
  34  */
  35         .macro  irq_handler, from_user:req
  36         mov     r1, sp
  37         ldr_this_cpu r2, irq_stack_ptr, r2, r3
  38         .if     \from_user == 0
  39         @
  40         @ If we took the interrupt while running in the kernel, we may already
  41         @ be using the IRQ stack, so revert to the original value in that case.
  42         @
  43         subs    r3, r2, r1              @ SP above bottom of IRQ stack?
  44         rsbscs  r3, r3, #THREAD_SIZE    @ ... and below the top?
  45 #ifdef CONFIG_VMAP_STACK
  46         ldr_va  r3, high_memory, cc     @ End of the linear region
  47         cmpcc   r3, r1                  @ Stack pointer was below it?
  48 #endif
  49         bcc     0f                      @ If not, switch to the IRQ stack
  50         mov     r0, r1
  51         bl      generic_handle_arch_irq
  52         b       1f
  53 0:
  54         .endif
  55
  56         mov_l   r0, generic_handle_arch_irq
  57         bl      call_with_stack
  58 1:
  59         .endm
  60
  61         .macro  pabt_helper
  62         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  63 #ifdef MULTI_PABORT
  64         ldr_va  ip, processor, offset=PROCESSOR_PABT_FUNC
  65         bl_r    ip
  66 #else
  67         bl      CPU_PABORT_HANDLER
  68 #endif
  69         .endm
  70
  71         .macro  dabt_helper
  72
  73         @
  74         @ Call the processor-specific abort handler:
  75         @
  76         @  r2 - pt_regs
  77         @  r4 - aborted context pc
  78         @  r5 - aborted context psr
  79         @
  80         @ The abort handler must return the aborted address in r0, and
  81         @ the fault status register in r1.  r9 must be preserved.
  82         @
  83 #ifdef MULTI_DABORT
  84         ldr_va  ip, processor, offset=PROCESSOR_DABT_FUNC
  85         bl_r    ip
  86 #else
  87         bl      CPU_DABORT_HANDLER
  88 #endif
  89         .endm
  90
  91         .section        .entry.text,"ax",%progbits
  92
  93 /*
  94  * Invalid mode handlers
  95  */
  96         .macro  inv_entry, reason
  97         sub     sp, sp, #PT_REGS_SIZE
  98  ARM(   stmib   sp, {r1 - lr}           )
  99  THUMB( stmia   sp, {r0 - r12}          )
 100  THUMB( str     sp, [sp, #S_SP]         )
 101  THUMB( str     lr, [sp, #S_LR]         )
 102         mov     r1, #\reason
 103         .endm
 104
 105 __pabt_invalid:
 106         inv_entry BAD_PREFETCH
 107         b       common_invalid
 108 ENDPROC(__pabt_invalid)
 109
 110 __dabt_invalid:
 111         inv_entry BAD_DATA
 112         b       common_invalid
 113 ENDPROC(__dabt_invalid)
 114
 115 __irq_invalid:
 116         inv_entry BAD_IRQ
 117         b       common_invalid
 118 ENDPROC(__irq_invalid)
 119
 120 __und_invalid:
 121         inv_entry BAD_UNDEFINSTR
 122
 123         @
 124         @ XXX fall through to common_invalid
 125         @
 126
 127 @
 128 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 129 @
 130 common_invalid:
 131         zero_fp
 132
 133         ldmia   r0, {r4 - r6}
 134         add     r0, sp, #S_PC           @ here for interlock avoidance
 135         mov     r7, #-1                 @  ""   ""    ""        ""
 136         str     r4, [sp]                @ save preserved r0
 137         stmia   r0, {r5 - r7}           @ lr_<exception>,
 138                                         @ cpsr_<exception>, "old_r0"
 139
 140         mov     r0, sp
 141         b       bad_mode
 142 ENDPROC(__und_invalid)
 143
 144 /*
 145  * SVC mode handlers
 146  */
 147
 148 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 149 #define SPFIX(code...) code
 150 #else
 151 #define SPFIX(code...)
 152 #endif
 153
 154         .macro  svc_entry, stack_hole=0, trace=1, uaccess=1, overflow_check=1
 155  UNWIND(.fnstart                )
 156         sub     sp, sp, #(SVC_REGS_SIZE + \stack_hole)
 157  THUMB( add     sp, r1          )       @ get SP in a GPR without
 158  THUMB( sub     r1, sp, r1      )       @ using a temp register
 159
 160         .if     \overflow_check
 161  UNWIND(.save   {r0 - pc}       )
 162         do_overflow_check (SVC_REGS_SIZE + \stack_hole)
 163         .endif
 164
 165 #ifdef CONFIG_THUMB2_KERNEL
 166         tst     r1, #4                  @ test stack pointer alignment
 167         sub     r1, sp, r1              @ restore original R1
 168         sub     sp, r1                  @ restore original SP
 169 #else
 170  SPFIX( tst     sp, #4          )
 171 #endif
 172  SPFIX( subne   sp, sp, #4      )
 173
 174  ARM(   stmib   sp, {r1 - r12}  )
 175  THUMB( stmia   sp, {r0 - r12}  )       @ No STMIB in Thumb-2
 176
 177         ldmia   r0, {r3 - r5}
 178         add     r7, sp, #S_SP           @ here for interlock avoidance
 179         mov     r6, #-1                 @  ""  ""      ""       ""
 180         add     r2, sp, #(SVC_REGS_SIZE + \stack_hole)
 181  SPFIX( addne   r2, r2, #4      )
 182         str     r3, [sp]                @ save the "real" r0 copied
 183                                         @ from the exception stack
 184
 185         mov     r3, lr
 186
 187         @
 188         @ We are now ready to fill in the remaining blanks on the stack:
 189         @
 190         @  r2 - sp_svc
 191         @  r3 - lr_svc
 192         @  r4 - lr_<exception>, already fixed up for correct return/restart
 193         @  r5 - spsr_<exception>
 194         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 195         @
 196         stmia   r7, {r2 - r6}
 197
 198         get_thread_info tsk
 199         uaccess_entry tsk, r0, r1, r2, \uaccess
 200
 201         .if \trace
 202 #ifdef CONFIG_TRACE_IRQFLAGS
 203         bl      trace_hardirqs_off
 204 #endif
 205         .endif
 206         .endm
 207
 208         .align  5
 209 __dabt_svc:
 210         svc_entry uaccess=0
 211         mov     r2, sp
 212         dabt_helper
 213  THUMB( ldr     r5, [sp, #S_PSR]        )       @ potentially updated CPSR
 214         svc_exit r5                             @ return from exception
 215  UNWIND(.fnend          )
 216 ENDPROC(__dabt_svc)
 217
 218         .align  5
 219 __irq_svc:
 220         svc_entry
 221         irq_handler from_user=0
 222
 223 #ifdef CONFIG_PREEMPTION
 224         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 225         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 226         teq     r8, #0                          @ if preempt count != 0
 227         movne   r0, #0                          @ force flags to 0
 228         tst     r0, #_TIF_NEED_RESCHED
 229         blne    svc_preempt
 230 #endif
 231
 232         svc_exit r5, irq = 1                    @ return from exception
 233  UNWIND(.fnend          )
 234 ENDPROC(__irq_svc)
 235
 236         .ltorg
 237
 238 #ifdef CONFIG_PREEMPTION
 239 svc_preempt:
 240         mov     r8, lr
 241 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 242         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 243         tst     r0, #_TIF_NEED_RESCHED
 244         reteq   r8                              @ go again
 245         b       1b
 246 #endif
 247
 248 __und_fault:
 249         @ Correct the PC such that it is pointing at the instruction
 250         @ which caused the fault.  If the faulting instruction was ARM
 251         @ the PC will be pointing at the next instruction, and have to
 252         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 253         @ pointing at the second half of the Thumb instruction.  We
 254         @ have to subtract 2.
 255         ldr     r2, [r0, #S_PC]
 256         sub     r2, r2, r1
 257         str     r2, [r0, #S_PC]
 258         b       do_undefinstr
 259 ENDPROC(__und_fault)
 260
 261         .align  5
 262 __und_svc:
 263 #ifdef CONFIG_KPROBES
 264         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 265         @ it obviously needs free stack space which then will belong to
 266         @ the saved context.
 267         svc_entry MAX_STACK_SIZE
 268 #else
 269         svc_entry
 270 #endif
 271
 272         mov     r1, #4                          @ PC correction to apply
 273  THUMB( tst     r5, #PSR_T_BIT          )       @ exception taken in Thumb mode?
 274  THUMB( movne   r1, #2                  )       @ if so, fix up PC correction
 275         mov     r0, sp                          @ struct pt_regs *regs
 276         bl      __und_fault
 277
 278 __und_svc_finish:
 279         get_thread_info tsk
 280         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 281         svc_exit r5                             @ return from exception
 282  UNWIND(.fnend          )
 283 ENDPROC(__und_svc)
 284
 285         .align  5
 286 __pabt_svc:
 287         svc_entry
 288         mov     r2, sp                          @ regs
 289         pabt_helper
 290         svc_exit r5                             @ return from exception
 291  UNWIND(.fnend          )
 292 ENDPROC(__pabt_svc)
 293
 294         .align  5
 295 __fiq_svc:
 296         svc_entry trace=0
 297         mov     r0, sp                          @ struct pt_regs *regs
 298         bl      handle_fiq_as_nmi
 299         svc_exit_via_fiq
 300  UNWIND(.fnend          )
 301 ENDPROC(__fiq_svc)
 302
 303 /*
 304  * Abort mode handlers
 305  */
 306
 307 @
 308 @ Taking a FIQ in abort mode is similar to taking a FIQ in SVC mode
 309 @ and reuses the same macros. However in abort mode we must also
 310 @ save/restore lr_abt and spsr_abt to make nested aborts safe.
 311 @
 312         .align 5
 313 __fiq_abt:
 314         svc_entry trace=0
 315
 316  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 317  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 318  THUMB( msr     cpsr_c, r0 )
 319         mov     r1, lr          @ Save lr_abt
 320         mrs     r2, spsr        @ Save spsr_abt, abort is now safe
 321  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 322  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 323  THUMB( msr     cpsr_c, r0 )
 324         stmfd   sp!, {r1 - r2}
 325
 326         add     r0, sp, #8                      @ struct pt_regs *regs
 327         bl      handle_fiq_as_nmi
 328
 329         ldmfd   sp!, {r1 - r2}
 330  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 331  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 332  THUMB( msr     cpsr_c, r0 )
 333         mov     lr, r1          @ Restore lr_abt, abort is unsafe
 334         msr     spsr_cxsf, r2   @ Restore spsr_abt
 335  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 336  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 337  THUMB( msr     cpsr_c, r0 )
 338
 339         svc_exit_via_fiq
 340  UNWIND(.fnend          )
 341 ENDPROC(__fiq_abt)
 342
 343 /*
 344  * User mode handlers
 345  *
 346  * EABI note: sp_svc is always 64-bit aligned here, so should PT_REGS_SIZE
 347  */
 348
 349 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (PT_REGS_SIZE & 7)
 350 #error "sizeof(struct pt_regs) must be a multiple of 8"
 351 #endif
 352
 353         .macro  usr_entry, trace=1, uaccess=1
 354  UNWIND(.fnstart        )
 355  UNWIND(.cantunwind     )       @ don't unwind the user space
 356         sub     sp, sp, #PT_REGS_SIZE
 357  ARM(   stmib   sp, {r1 - r12}  )
 358  THUMB( stmia   sp, {r0 - r12}  )
 359
 360  ATRAP( mrc     p15, 0, r7, c1, c0, 0)
 361  ATRAP( ldr_va  r8, cr_alignment)
 362
 363         ldmia   r0, {r3 - r5}
 364         add     r0, sp, #S_PC           @ here for interlock avoidance
 365         mov     r6, #-1                 @  ""  ""     ""        ""
 366
 367         str     r3, [sp]                @ save the "real" r0 copied
 368                                         @ from the exception stack
 369
 370         @
 371         @ We are now ready to fill in the remaining blanks on the stack:
 372         @
 373         @  r4 - lr_<exception>, already fixed up for correct return/restart
 374         @  r5 - spsr_<exception>
 375         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 376         @
 377         @ Also, separately save sp_usr and lr_usr
 378         @
 379         stmia   r0, {r4 - r6}
 380  ARM(   stmdb   r0, {sp, lr}^                   )
 381  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 382
 383         .if \uaccess
 384         uaccess_disable ip
 385         .endif
 386
 387         @ Enable the alignment trap while in kernel mode
 388  ATRAP( teq     r8, r7)
 389  ATRAP( mcrne   p15, 0, r8, c1, c0, 0)
 390
 391         reload_current r7, r8
 392
 393         @
 394         @ Clear FP to mark the first stack frame
 395         @
 396         zero_fp
 397
 398         .if     \trace
 399 #ifdef CONFIG_TRACE_IRQFLAGS
 400         bl      trace_hardirqs_off
 401 #endif
 402         ct_user_exit save = 0
 403         .endif
 404         .endm
 405
 406         .macro  kuser_cmpxchg_check
 407 #if !defined(CONFIG_CPU_32v6K) && defined(CONFIG_KUSER_HELPERS)
 408 #ifndef CONFIG_MMU
 409 #warning "NPTL on non MMU needs fixing"
 410 #else
 411         @ Make sure our user space atomic helper is restarted
 412         @ if it was interrupted in a critical region.  Here we
 413         @ perform a quick test inline since it should be false
 414         @ 99.9999% of the time.  The rest is done out of line.
 415         ldr     r0, =TASK_SIZE
 416         cmp     r4, r0
 417         blhs    kuser_cmpxchg64_fixup
 418 #endif
 419 #endif
 420         .endm
 421
 422         .align  5
 423 __dabt_usr:
 424         usr_entry uaccess=0
 425         kuser_cmpxchg_check
 426         mov     r2, sp
 427         dabt_helper
 428         b       ret_from_exception
 429  UNWIND(.fnend          )
 430 ENDPROC(__dabt_usr)
 431
 432         .align  5
 433 __irq_usr:
 434         usr_entry
 435         kuser_cmpxchg_check
 436         irq_handler from_user=1
 437         get_thread_info tsk
 438         mov     why, #0
 439         b       ret_to_user_from_irq
 440  UNWIND(.fnend          )
 441 ENDPROC(__irq_usr)
 442
 443         .ltorg
 444
 445         .align  5
 446 __und_usr:
 447         usr_entry uaccess=0
 448
 449         mov     r2, r4
 450         mov     r3, r5
 451
 452         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 453         @      faulting instruction depending on Thumb mode.
 454         @ r3 = regs->ARM_cpsr
 455         @
 456         @ The emulation code returns using r9 if it has emulated the
 457         @ instruction, or the more conventional lr if we are to treat
 458         @ this as a real undefined instruction
 459         @
 460         badr    r9, ret_from_exception
 461
 462         @ IRQs must be enabled before attempting to read the instruction from
 463         @ user space since that could cause a page/translation fault if the
 464         @ page table was modified by another CPU.
 465         enable_irq
 466
 467         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 468         bne     __und_usr_thumb
 469         sub     r4, r2, #4                      @ ARM instr at LR - 4
 470 1:      ldrt    r0, [r4]
 471  ARM_BE8(rev    r0, r0)                         @ little endian instruction
 472
 473         uaccess_disable ip
 474
 475         @ r0 = 32-bit ARM instruction which caused the exception
 476         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 477         @ r4 = PC value for the faulting instruction
 478         @ lr = 32-bit undefined instruction function
 479         badr    lr, __und_usr_fault_32
 480         b       call_fpe
 481
 482 __und_usr_thumb:
 483         @ Thumb instruction
 484         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 485 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 486 /*
 487  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 488  * can never be supported in a single kernel, this code is not applicable at
 489  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 490  * made about .arch directives.
 491  */
 492 #if __LINUX_ARM_ARCH__ < 7
 493 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 494         ldr_va  r5, cpu_architecture
 495         cmp     r5, #CPU_ARCH_ARMv7
 496         blo     __und_usr_fault_16              @ 16bit undefined instruction
 497 /*
 498  * The following code won't get run unless the running CPU really is v7, so
 499  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 500  * override the assembler target arch with the minimum required instead:
 501  */
 502         .arch   armv6t2
 503 #endif
 504 2:      ldrht   r5, [r4]
 505 ARM_BE8(rev16   r5, r5)                         @ little endian instruction
 506         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 507         blo     __und_usr_fault_16_pan          @ 16bit undefined instruction
 508 3:      ldrht   r0, [r2]
 509 ARM_BE8(rev16   r0, r0)                         @ little endian instruction
 510         uaccess_disable ip
 511         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 512         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 513         orr     r0, r0, r5, lsl #16
 514         badr    lr, __und_usr_fault_32
 515         @ r0 = the two 16-bit Thumb instructions which caused the exception
 516         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 517         @ r4 = PC value for the first 16-bit Thumb instruction
 518         @ lr = 32bit undefined instruction function
 519
 520 #if __LINUX_ARM_ARCH__ < 7
 521 /* If the target arch was overridden, change it back: */
 522 #ifdef CONFIG_CPU_32v6K
 523         .arch   armv6k
 524 #else
 525         .arch   armv6
 526 #endif
 527 #endif /* __LINUX_ARM_ARCH__ < 7 */
 528 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 529         b       __und_usr_fault_16
 530 #endif
 531  UNWIND(.fnend)
 532 ENDPROC(__und_usr)
 533
 534 /*
 535  * The out of line fixup for the ldrt instructions above.
 536  */
 537         .pushsection .text.fixup, "ax"
 538         .align  2
 539 4:      str     r4, [sp, #S_PC]                 @ retry current instruction
 540         ret     r9
 541         .popsection
 542         .pushsection __ex_table,"a"
 543         .long   1b, 4b
 544 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 545         .long   2b, 4b
 546         .long   3b, 4b
 547 #endif
 548         .popsection
 549
 550 /*
 551  * Check whether the instruction is a co-processor instruction.
 552  * If yes, we need to call the relevant co-processor handler.
 553  *
 554  * Note that we don't do a full check here for the co-processor
 555  * instructions; all instructions with bit 27 set are well
 556  * defined.  The only instructions that should fault are the
 557  * co-processor instructions.  However, we have to watch out
 558  * for the ARM6/ARM7 SWI bug.
 559  *
 560  * Emulators may wish to make use of the following registers:
 561  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 562  *  r2  = PC value to resume execution after successful emulation
 563  *  r9  = normal "successful" return address
 564  *  r10 = this threads thread_info structure
 565  *  lr  = unrecognised instruction return address
 566  * IRQs enabled, FIQs enabled.
 567  */
 568         @
 569         @ Fall-through from Thumb-2 __und_usr
 570         @
 571 call_fpe:
 572         get_thread_info r10                     @ get current thread
 573         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 574         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 575         reteq   lr
 576         and     r8, r0, #0x00000f00             @ mask out CP number
 577 #ifdef CONFIG_IWMMXT
 578         @ Test if we need to give access to iWMMXt coprocessors
 579         ldr     r5, [r10, #TI_FLAGS]
 580         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 581         movscs  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 582         bcs     iwmmxt_task_enable
 583 #endif
 584  ARM(   add     pc, pc, r8, lsr #6      )
 585  THUMB( lsr     r8, r8, #6              )
 586  THUMB( add     pc, r8                  )
 587         nop
 588
 589         ret.w   lr                              @ CP#0
 590         W(b)    do_fpe                          @ CP#1 (FPE)
 591         W(b)    do_fpe                          @ CP#2 (FPE)
 592         ret.w   lr                              @ CP#3
 593         ret.w   lr                              @ CP#4
 594         ret.w   lr                              @ CP#5
 595         ret.w   lr                              @ CP#6
 596         ret.w   lr                              @ CP#7
 597         ret.w   lr                              @ CP#8
 598         ret.w   lr                              @ CP#9
 599         ret.w   lr                              @ CP#10 (VFP)
 600         ret.w   lr                              @ CP#11 (VFP)
 601         ret.w   lr                              @ CP#12
 602         ret.w   lr                              @ CP#13
 603         ret.w   lr                              @ CP#14 (Debug)
 604         ret.w   lr                              @ CP#15 (Control)
 605
 606 do_fpe:
 607         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 608         ldr_va  pc, fp_enter, tmp=r4            @ Call FP module USR entry point
 609
 610 /*
 611  * The FP module is called with these registers set:
 612  *  r0  = instruction
 613  *  r2  = PC+4
 614  *  r9  = normal "successful" return address
 615  *  r10 = FP workspace
 616  *  lr  = unrecognised FP instruction return address
 617  */
 618
 619         .pushsection .data
 620         .align  2
 621 ENTRY(fp_enter)
 622         .word   no_fp
 623         .popsection
 624
 625 ENTRY(no_fp)
 626         ret     lr
 627 ENDPROC(no_fp)
 628
 629 __und_usr_fault_32:
 630         mov     r1, #4
 631         b       1f
 632 __und_usr_fault_16_pan:
 633         uaccess_disable ip
 634 __und_usr_fault_16:
 635         mov     r1, #2
 636 1:      mov     r0, sp
 637         badr    lr, ret_from_exception
 638         b       __und_fault
 639 ENDPROC(__und_usr_fault_32)
 640 ENDPROC(__und_usr_fault_16)
 641
 642         .align  5
 643 __pabt_usr:
 644         usr_entry
 645         mov     r2, sp                          @ regs
 646         pabt_helper
 647  UNWIND(.fnend          )
 648         /* fall through */
 649 /*
 650  * This is the return code to user mode for abort handlers
 651  */
 652 ENTRY(ret_from_exception)
 653  UNWIND(.fnstart        )
 654  UNWIND(.cantunwind     )
 655         get_thread_info tsk
 656         mov     why, #0
 657         b       ret_to_user
 658  UNWIND(.fnend          )
 659 ENDPROC(__pabt_usr)
 660 ENDPROC(ret_from_exception)
 661
 662         .align  5
 663 __fiq_usr:
 664         usr_entry trace=0
 665         kuser_cmpxchg_check
 666         mov     r0, sp                          @ struct pt_regs *regs
 667         bl      handle_fiq_as_nmi
 668         get_thread_info tsk
 669         restore_user_regs fast = 0, offset = 0
 670  UNWIND(.fnend          )
 671 ENDPROC(__fiq_usr)
 672
 673 /*
 674  * Register switch for ARMv3 and ARMv4 processors
 675  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 676  * previous and next are guaranteed not to be the same.
 677  */
 678 ENTRY(__switch_to)
 679  UNWIND(.fnstart        )
 680  UNWIND(.cantunwind     )
 681         add     ip, r1, #TI_CPU_SAVE
 682  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 683  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 684  THUMB( str     sp, [ip], #4               )
 685  THUMB( str     lr, [ip], #4               )
 686         ldr     r4, [r2, #TI_TP_VALUE]
 687         ldr     r5, [r2, #TI_TP_VALUE + 4]
 688 #ifdef CONFIG_CPU_USE_DOMAINS
 689         mrc     p15, 0, r6, c3, c0, 0           @ Get domain register
 690         str     r6, [r1, #TI_CPU_DOMAIN]        @ Save old domain register
 691         ldr     r6, [r2, #TI_CPU_DOMAIN]
 692 #endif
 693         switch_tls r1, r4, r5, r3, r7
 694 #if defined(CONFIG_STACKPROTECTOR) && !defined(CONFIG_SMP) && \
 695     !defined(CONFIG_STACKPROTECTOR_PER_TASK)
 696         ldr     r8, =__stack_chk_guard
 697         .if (TSK_STACK_CANARY > IMM12_MASK)
 698         add     r9, r2, #TSK_STACK_CANARY & ~IMM12_MASK
 699         ldr     r9, [r9, #TSK_STACK_CANARY & IMM12_MASK]
 700         .else
 701         ldr     r9, [r2, #TSK_STACK_CANARY & IMM12_MASK]
 702         .endif
 703 #endif
 704         mov     r7, r2                          @ Preserve 'next'
 705 #ifdef CONFIG_CPU_USE_DOMAINS
 706         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 707 #endif
 708         mov     r5, r0
 709         add     r4, r2, #TI_CPU_SAVE
 710         ldr     r0, =thread_notify_head
 711         mov     r1, #THREAD_NOTIFY_SWITCH
 712         bl      atomic_notifier_call_chain
 713 #if defined(CONFIG_STACKPROTECTOR) && !defined(CONFIG_SMP) && \
 714     !defined(CONFIG_STACKPROTECTOR_PER_TASK)
 715         str     r9, [r8]
 716 #endif
 717         mov     r0, r5
 718 #if !defined(CONFIG_THUMB2_KERNEL) && !defined(CONFIG_VMAP_STACK)
 719         set_current r7, r8
 720         ldmia   r4, {r4 - sl, fp, sp, pc}       @ Load all regs saved previously
 721 #else
 722         mov     r1, r7
 723         ldmia   r4, {r4 - sl, fp, ip, lr}       @ Load all regs saved previously
 724 #ifdef CONFIG_VMAP_STACK
 725         @
 726         @ Do a dummy read from the new stack while running from the old one so
 727         @ that we can rely on do_translation_fault() to fix up any stale PMD
 728         @ entries covering the vmalloc region.
 729         @
 730         ldr     r2, [ip]
 731 #endif
 732
 733         @ When CONFIG_THREAD_INFO_IN_TASK=n, the update of SP itself is what
 734         @ effectuates the task switch, as that is what causes the observable
 735         @ values of current and current_thread_info to change. When
 736         @ CONFIG_THREAD_INFO_IN_TASK=y, setting current (and therefore
 737         @ current_thread_info) is done explicitly, and the update of SP just
 738         @ switches us to another stack, with few other side effects. In order
 739         @ to prevent this distinction from causing any inconsistencies, let's
 740         @ keep the 'set_current' call as close as we can to the update of SP.
 741         set_current r1, r2
 742         mov     sp, ip
 743         ret     lr
 744 #endif
 745  UNWIND(.fnend          )
 746 ENDPROC(__switch_to)
 747
 748 #ifdef CONFIG_VMAP_STACK
 749         .text
 750         .align  2
 751 __bad_stack:
 752         @
 753         @ We've just detected an overflow. We need to load the address of this
 754         @ CPU's overflow stack into the stack pointer register. We have only one
 755         @ scratch register so let's use a sequence of ADDs including one
 756         @ involving the PC, and decorate them with PC-relative group
 757         @ relocations. As these are ARM only, switch to ARM mode first.
 758         @
 759         @ We enter here with IP clobbered and its value stashed on the mode
 760         @ stack.
 761         @
 762 THUMB(  bx      pc              )
 763 THUMB(  nop                     )
 764 THUMB(  .arm                    )
 765         ldr_this_cpu_armv6 ip, overflow_stack_ptr
 766
 767         str     sp, [ip, #-4]!                  @ Preserve original SP value
 768         mov     sp, ip                          @ Switch to overflow stack
 769         pop     {ip}                            @ Original SP in IP
 770
 771 #if defined(CONFIG_UNWINDER_FRAME_POINTER) && defined(CONFIG_CC_IS_GCC)
 772         mov     ip, ip                          @ mov expected by unwinder
 773         push    {fp, ip, lr, pc}                @ GCC flavor frame record
 774 #else
 775         str     ip, [sp, #-8]!                  @ store original SP
 776         push    {fpreg, lr}                     @ Clang flavor frame record
 777 #endif
 778 UNWIND( ldr     ip, [r0, #4]    )               @ load exception LR
 779 UNWIND( str     ip, [sp, #12]   )               @ store in the frame record
 780         ldr     ip, [r0, #12]                   @ reload IP
 781
 782         @ Store the original GPRs to the new stack.
 783         svc_entry uaccess=0, overflow_check=0
 784
 785 UNWIND( .save   {sp, pc}        )
 786 UNWIND( .save   {fpreg, lr}     )
 787 UNWIND( .setfp  fpreg, sp       )
 788
 789         ldr     fpreg, [sp, #S_SP]              @ Add our frame record
 790                                                 @ to the linked list
 791 #if defined(CONFIG_UNWINDER_FRAME_POINTER) && defined(CONFIG_CC_IS_GCC)
 792         ldr     r1, [fp, #4]                    @ reload SP at entry
 793         add     fp, fp, #12
 794 #else
 795         ldr     r1, [fpreg, #8]
 796 #endif
 797         str     r1, [sp, #S_SP]                 @ store in pt_regs
 798
 799         @ Stash the regs for handle_bad_stack
 800         mov     r0, sp
 801
 802         @ Time to die
 803         bl      handle_bad_stack
 804         nop
 805 UNWIND( .fnend                  )
 806 ENDPROC(__bad_stack)
 807 #endif
 808
 809         __INIT
 810
 811 /*
 812  * User helpers.
 813  *
 814  * Each segment is 32-byte aligned and will be moved to the top of the high
 815  * vector page.  New segments (if ever needed) must be added in front of
 816  * existing ones.  This mechanism should be used only for things that are
 817  * really small and justified, and not be abused freely.
 818  *
 819  * See Documentation/arm/kernel_user_helpers.rst for formal definitions.
 820  */
 821  THUMB( .arm    )
 822
 823         .macro  usr_ret, reg
 824 #ifdef CONFIG_ARM_THUMB
 825         bx      \reg
 826 #else
 827         ret     \reg
 828 #endif
 829         .endm
 830
 831         .macro  kuser_pad, sym, size
 832         .if     (. - \sym) & 3
 833         .rept   4 - (. - \sym) & 3
 834         .byte   0
 835         .endr
 836         .endif
 837         .rept   (\size - (. - \sym)) / 4
 838         .word   0xe7fddef1
 839         .endr
 840         .endm
 841
 842 #ifdef CONFIG_KUSER_HELPERS
 843         .align  5
 844         .globl  __kuser_helper_start
 845 __kuser_helper_start:
 846
 847 /*
 848  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 849  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 850  */
 851
 852 __kuser_cmpxchg64:                              @ 0xffff0f60
 853
 854 #if defined(CONFIG_CPU_32v6K)
 855
 856         stmfd   sp!, {r4, r5, r6, r7}
 857         ldrd    r4, r5, [r0]                    @ load old val
 858         ldrd    r6, r7, [r1]                    @ load new val
 859         smp_dmb arm
 860 1:      ldrexd  r0, r1, [r2]                    @ load current val
 861         eors    r3, r0, r4                      @ compare with oldval (1)
 862         eorseq  r3, r1, r5                      @ compare with oldval (2)
 863         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 864         teqeq   r3, #1                          @ success?
 865         beq     1b                              @ if no then retry
 866         smp_dmb arm
 867         rsbs    r0, r3, #0                      @ set returned val and C flag
 868         ldmfd   sp!, {r4, r5, r6, r7}
 869         usr_ret lr
 870
 871 #elif !defined(CONFIG_SMP)
 872
 873 #ifdef CONFIG_MMU
 874
 875         /*
 876          * The only thing that can break atomicity in this cmpxchg64
 877          * implementation is either an IRQ or a data abort exception
 878          * causing another process/thread to be scheduled in the middle of
 879          * the critical sequence.  The same strategy as for cmpxchg is used.
 880          */
 881         stmfd   sp!, {r4, r5, r6, lr}
 882         ldmia   r0, {r4, r5}                    @ load old val
 883         ldmia   r1, {r6, lr}                    @ load new val
 884 1:      ldmia   r2, {r0, r1}                    @ load current val
 885         eors    r3, r0, r4                      @ compare with oldval (1)
 886         eorseq  r3, r1, r5                      @ compare with oldval (2)
 887 2:      stmiaeq r2, {r6, lr}                    @ store newval if eq
 888         rsbs    r0, r3, #0                      @ set return val and C flag
 889         ldmfd   sp!, {r4, r5, r6, pc}
 890
 891         .text
 892 kuser_cmpxchg64_fixup:
 893         @ Called from kuser_cmpxchg_fixup.
 894         @ r4 = address of interrupted insn (must be preserved).
 895         @ sp = saved regs. r7 and r8 are clobbered.
 896         @ 1b = first critical insn, 2b = last critical insn.
 897         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 898         mov     r7, #0xffff0fff
 899         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 900         subs    r8, r4, r7
 901         rsbscs  r8, r8, #(2b - 1b)
 902         strcs   r7, [sp, #S_PC]
 903 #if __LINUX_ARM_ARCH__ < 6
 904         bcc     kuser_cmpxchg32_fixup
 905 #endif
 906         ret     lr
 907         .previous
 908
 909 #else
 910 #warning "NPTL on non MMU needs fixing"
 911         mov     r0, #-1
 912         adds    r0, r0, #0
 913         usr_ret lr
 914 #endif
 915
 916 #else
 917 #error "incoherent kernel configuration"
 918 #endif
 919
 920         kuser_pad __kuser_cmpxchg64, 64
 921
 922 __kuser_memory_barrier:                         @ 0xffff0fa0
 923         smp_dmb arm
 924         usr_ret lr
 925
 926         kuser_pad __kuser_memory_barrier, 32
 927
 928 __kuser_cmpxchg:                                @ 0xffff0fc0
 929
 930 #if __LINUX_ARM_ARCH__ < 6
 931
 932 #ifdef CONFIG_MMU
 933
 934         /*
 935          * The only thing that can break atomicity in this cmpxchg
 936          * implementation is either an IRQ or a data abort exception
 937          * causing another process/thread to be scheduled in the middle
 938          * of the critical sequence.  To prevent this, code is added to
 939          * the IRQ and data abort exception handlers to set the pc back
 940          * to the beginning of the critical section if it is found to be
 941          * within that critical section (see kuser_cmpxchg_fixup).
 942          */
 943 1:      ldr     r3, [r2]                        @ load current val
 944         subs    r3, r3, r0                      @ compare with oldval
 945 2:      streq   r1, [r2]                        @ store newval if eq
 946         rsbs    r0, r3, #0                      @ set return val and C flag
 947         usr_ret lr
 948
 949         .text
 950 kuser_cmpxchg32_fixup:
 951         @ Called from kuser_cmpxchg_check macro.
 952         @ r4 = address of interrupted insn (must be preserved).
 953         @ sp = saved regs. r7 and r8 are clobbered.
 954         @ 1b = first critical insn, 2b = last critical insn.
 955         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 956         mov     r7, #0xffff0fff
 957         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 958         subs    r8, r4, r7
 959         rsbscs  r8, r8, #(2b - 1b)
 960         strcs   r7, [sp, #S_PC]
 961         ret     lr
 962         .previous
 963
 964 #else
 965 #warning "NPTL on non MMU needs fixing"
 966         mov     r0, #-1
 967         adds    r0, r0, #0
 968         usr_ret lr
 969 #endif
 970
 971 #else
 972
 973         smp_dmb arm
 974 1:      ldrex   r3, [r2]
 975         subs    r3, r3, r0
 976         strexeq r3, r1, [r2]
 977         teqeq   r3, #1
 978         beq     1b
 979         rsbs    r0, r3, #0
 980         /* beware -- each __kuser slot must be 8 instructions max */
 981         ALT_SMP(b       __kuser_memory_barrier)
 982         ALT_UP(usr_ret  lr)
 983
 984 #endif
 985
 986         kuser_pad __kuser_cmpxchg, 32
 987
 988 __kuser_get_tls:                                @ 0xffff0fe0
 989         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
 990         usr_ret lr
 991         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
 992         kuser_pad __kuser_get_tls, 16
 993         .rep    3
 994         .word   0                       @ 0xffff0ff0 software TLS value, then
 995         .endr                           @ pad up to __kuser_helper_version
 996
 997 __kuser_helper_version:                         @ 0xffff0ffc
 998         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
 999
1000         .globl  __kuser_helper_end
1001 __kuser_helper_end:
1002
1003 #endif
1004
1005  THUMB( .thumb  )
1006
1007 /*
1008  * Vector stubs.
1009  *
1010  * This code is copied to 0xffff1000 so we can use branches in the
1011  * vectors, rather than ldr's.  Note that this code must not exceed
1012  * a page size.
1013  *
1014  * Common stub entry macro:
1015  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1016  *
1017  * SP points to a minimal amount of processor-private memory, the address
1018  * of which is copied into r0 for the mode specific abort handler.
1019  */
1020         .macro  vector_stub, name, mode, correction=0
1021         .align  5
1022 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1023 vector_bhb_bpiall_\name:
1024         mcr     p15, 0, r0, c7, c5, 6   @ BPIALL
1025         @ isb not needed due to "movs pc, lr" in the vector stub
1026         @ which gives a "context synchronisation".
1027 #endif
1028
1029 vector_\name:
1030         .if \correction
1031         sub     lr, lr, #\correction
1032         .endif
1033
1034         @ Save r0, lr_<exception> (parent PC)
1035         stmia   sp, {r0, lr}            @ save r0, lr
1036
1037         @ Save spsr_<exception> (parent CPSR)
1038 .Lvec_\name:
1039         mrs     lr, spsr
1040         str     lr, [sp, #8]            @ save spsr
1041
1042         @
1043         @ Prepare for SVC32 mode.  IRQs remain disabled.
1044         @
1045         mrs     r0, cpsr
1046         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1047         msr     spsr_cxsf, r0
1048
1049         @
1050         @ the branch table must immediately follow this code
1051         @
1052         and     lr, lr, #0x0f
1053  THUMB( adr     r0, 1f                  )
1054  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1055         mov     r0, sp
1056  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1057         movs    pc, lr                  @ branch to handler in SVC mode
1058 ENDPROC(vector_\name)
1059
1060 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1061         .subsection 1
1062         .align 5
1063 vector_bhb_loop8_\name:
1064         .if \correction
1065         sub     lr, lr, #\correction
1066         .endif
1067
1068         @ Save r0, lr_<exception> (parent PC)
1069         stmia   sp, {r0, lr}
1070
1071         @ bhb workaround
1072         mov     r0, #8
1073 3:      W(b)    . + 4
1074         subs    r0, r0, #1
1075         bne     3b
1076         dsb     nsh
1077         @ isb not needed due to "movs pc, lr" in the vector stub
1078         @ which gives a "context synchronisation".
1079         b       .Lvec_\name
1080 ENDPROC(vector_bhb_loop8_\name)
1081         .previous
1082 #endif
1083
1084         .align  2
1085         @ handler addresses follow this label
1086 1:
1087         .endm
1088
1089         .section .stubs, "ax", %progbits
1090         @ These need to remain at the start of the section so that
1091         @ they are in range of the 'SWI' entries in the vector tables
1092         @ located 4k down.
1093 .L__vector_swi:
1094         .word   vector_swi
1095 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1096 .L__vector_bhb_loop8_swi:
1097         .word   vector_bhb_loop8_swi
1098 .L__vector_bhb_bpiall_swi:
1099         .word   vector_bhb_bpiall_swi
1100 #endif
1101
1102 vector_rst:
1103  ARM(   swi     SYS_ERROR0      )
1104  THUMB( svc     #0              )
1105  THUMB( nop                     )
1106         b       vector_und
1107
1108 /*
1109  * Interrupt dispatcher
1110  */
1111         vector_stub     irq, IRQ_MODE, 4
1112
1113         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1114         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1115         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1116         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1117         .long   __irq_invalid                   @  4
1118         .long   __irq_invalid                   @  5
1119         .long   __irq_invalid                   @  6
1120         .long   __irq_invalid                   @  7
1121         .long   __irq_invalid                   @  8
1122         .long   __irq_invalid                   @  9
1123         .long   __irq_invalid                   @  a
1124         .long   __irq_invalid                   @  b
1125         .long   __irq_invalid                   @  c
1126         .long   __irq_invalid                   @  d
1127         .long   __irq_invalid                   @  e
1128         .long   __irq_invalid                   @  f
1129
1130 /*
1131  * Data abort dispatcher
1132  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1133  */
1134         vector_stub     dabt, ABT_MODE, 8
1135
1136         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1137         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1138         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1139         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1140         .long   __dabt_invalid                  @  4
1141         .long   __dabt_invalid                  @  5
1142         .long   __dabt_invalid                  @  6
1143         .long   __dabt_invalid                  @  7
1144         .long   __dabt_invalid                  @  8
1145         .long   __dabt_invalid                  @  9
1146         .long   __dabt_invalid                  @  a
1147         .long   __dabt_invalid                  @  b
1148         .long   __dabt_invalid                  @  c
1149         .long   __dabt_invalid                  @  d
1150         .long   __dabt_invalid                  @  e
1151         .long   __dabt_invalid                  @  f
1152
1153 /*
1154  * Prefetch abort dispatcher
1155  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1156  */
1157         vector_stub     pabt, ABT_MODE, 4
1158
1159         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1160         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1161         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1162         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1163         .long   __pabt_invalid                  @  4
1164         .long   __pabt_invalid                  @  5
1165         .long   __pabt_invalid                  @  6
1166         .long   __pabt_invalid                  @  7
1167         .long   __pabt_invalid                  @  8
1168         .long   __pabt_invalid                  @  9
1169         .long   __pabt_invalid                  @  a
1170         .long   __pabt_invalid                  @  b
1171         .long   __pabt_invalid                  @  c
1172         .long   __pabt_invalid                  @  d
1173         .long   __pabt_invalid                  @  e
1174         .long   __pabt_invalid                  @  f
1175
1176 /*
1177  * Undef instr entry dispatcher
1178  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1179  */
1180         vector_stub     und, UND_MODE
1181
1182         .long   __und_usr                       @  0 (USR_26 / USR_32)
1183         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1184         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1185         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1186         .long   __und_invalid                   @  4
1187         .long   __und_invalid                   @  5
1188         .long   __und_invalid                   @  6
1189         .long   __und_invalid                   @  7
1190         .long   __und_invalid                   @  8
1191         .long   __und_invalid                   @  9
1192         .long   __und_invalid                   @  a
1193         .long   __und_invalid                   @  b
1194         .long   __und_invalid                   @  c
1195         .long   __und_invalid                   @  d
1196         .long   __und_invalid                   @  e
1197         .long   __und_invalid                   @  f
1198
1199         .align  5
1200
1201 /*=============================================================================
1202  * Address exception handler
1203  *-----------------------------------------------------------------------------
1204  * These aren't too critical.
1205  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1206  */
1207
1208 vector_addrexcptn:
1209         b       vector_addrexcptn
1210
1211 /*=============================================================================
1212  * FIQ "NMI" handler
1213  *-----------------------------------------------------------------------------
1214  * Handle a FIQ using the SVC stack allowing FIQ act like NMI on x86
1215  * systems. This must be the last vector stub, so lets place it in its own
1216  * subsection.
1217  */
1218         .subsection 2
1219         vector_stub     fiq, FIQ_MODE, 4
1220
1221         .long   __fiq_usr                       @  0  (USR_26 / USR_32)
1222         .long   __fiq_svc                       @  1  (FIQ_26 / FIQ_32)
1223         .long   __fiq_svc                       @  2  (IRQ_26 / IRQ_32)
1224         .long   __fiq_svc                       @  3  (SVC_26 / SVC_32)
1225         .long   __fiq_svc                       @  4
1226         .long   __fiq_svc                       @  5
1227         .long   __fiq_svc                       @  6
1228         .long   __fiq_abt                       @  7
1229         .long   __fiq_svc                       @  8
1230         .long   __fiq_svc                       @  9
1231         .long   __fiq_svc                       @  a
1232         .long   __fiq_svc                       @  b
1233         .long   __fiq_svc                       @  c
1234         .long   __fiq_svc                       @  d
1235         .long   __fiq_svc                       @  e
1236         .long   __fiq_svc                       @  f
1237
1238         .globl  vector_fiq
1239
1240         .section .vectors, "ax", %progbits
1241         W(b)    vector_rst
1242         W(b)    vector_und
1243 ARM(    .reloc  ., R_ARM_LDR_PC_G0, .L__vector_swi              )
1244 THUMB(  .reloc  ., R_ARM_THM_PC12, .L__vector_swi               )
1245         W(ldr)  pc, .
1246         W(b)    vector_pabt
1247         W(b)    vector_dabt
1248         W(b)    vector_addrexcptn
1249         W(b)    vector_irq
1250         W(b)    vector_fiq
1251
1252 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1253         .section .vectors.bhb.loop8, "ax", %progbits
1254         W(b)    vector_rst
1255         W(b)    vector_bhb_loop8_und
1256 ARM(    .reloc  ., R_ARM_LDR_PC_G0, .L__vector_bhb_loop8_swi    )
1257 THUMB(  .reloc  ., R_ARM_THM_PC12, .L__vector_bhb_loop8_swi     )
1258         W(ldr)  pc, .
1259         W(b)    vector_bhb_loop8_pabt
1260         W(b)    vector_bhb_loop8_dabt
1261         W(b)    vector_addrexcptn
1262         W(b)    vector_bhb_loop8_irq
1263         W(b)    vector_bhb_loop8_fiq
1264
1265         .section .vectors.bhb.bpiall, "ax", %progbits
1266         W(b)    vector_rst
1267         W(b)    vector_bhb_bpiall_und
1268 ARM(    .reloc  ., R_ARM_LDR_PC_G0, .L__vector_bhb_bpiall_swi   )
1269 THUMB(  .reloc  ., R_ARM_THM_PC12, .L__vector_bhb_bpiall_swi    )
1270         W(ldr)  pc, .
1271         W(b)    vector_bhb_bpiall_pabt
1272         W(b)    vector_bhb_bpiall_dabt
1273         W(b)    vector_addrexcptn
1274         W(b)    vector_bhb_bpiall_irq
1275         W(b)    vector_bhb_bpiall_fiq
1276 #endif
1277
1278         .data
1279         .align  2
1280
1281         .globl  cr_alignment
1282 cr_alignment:
1283         .space  4