arch/arm/include/asm/arch-tegra/clock.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (c) 2011 The Chromium OS Authors.
   4  */
   5
   6 /* Tegra clock control functions */
   7
   8 #ifndef _TEGRA_CLOCK_H_
   9 #define _TEGRA_CLOCK_H_
  10
  11 struct udevice;
  12
  13 /* Set of oscillator frequencies supported in the internal API. */
  14 enum clock_osc_freq {
  15         /* All in MHz, so 13_0 is 13.0MHz */
  16         CLOCK_OSC_FREQ_13_0 = 0,
  17         CLOCK_OSC_FREQ_16_8,
  18         CLOCK_OSC_FREQ_19_2 = 4,
  19         CLOCK_OSC_FREQ_38_4,
  20         CLOCK_OSC_FREQ_12_0 = 8,
  21         CLOCK_OSC_FREQ_48_0,
  22         CLOCK_OSC_FREQ_26_0 = 12,
  23
  24         CLOCK_OSC_FREQ_COUNT,
  25 };
  26
  27 /*
  28  * Note that no Tegra clock register actually uses all of bits 31:28 as
  29  * the mux field. Rather, bits 30:28, 29:28, or 28 are used. However, in
  30  * those cases, nothing is stored in the bits about the mux field, so it's
  31  * safe to pretend that the mux field extends all the way to the end of the
  32  * register. As such, the U-Boot clock driver is currently a bit lazy, and
  33  * doesn't distinguish between 31:28, 30:28, 29:28 and 28; it just lumps
  34  * them all together and pretends they're all 31:28.
  35  */
  36 enum {
  37         MASK_BITS_31_30,
  38         MASK_BITS_31_29,
  39         MASK_BITS_31_28,
  40 };
  41
  42 #include <asm/arch/clock-tables.h>
  43 /* PLL stabilization delay in usec */
  44 #define CLOCK_PLL_STABLE_DELAY_US 300
  45
  46 /* return the current oscillator clock frequency */
  47 enum clock_osc_freq clock_get_osc_freq(void);
  48
  49 /* return the clk_m frequency */
  50 unsigned int clk_m_get_rate(unsigned int parent_rate);
  51
  52 /**
  53  * Start PLL using the provided configuration parameters.
  54  *
  55  * @param id    clock id
  56  * @param divm  input divider
  57  * @param divn  feedback divider
  58  * @param divp  post divider 2^n
  59  * @param cpcon charge pump setup control
  60  * @param lfcon loop filter setup control
  61  *
  62  * @returns monotonic time in us that the PLL will be stable
  63  */
  64 unsigned long clock_start_pll(enum clock_id id, u32 divm, u32 divn,
  65                 u32 divp, u32 cpcon, u32 lfcon);
  66
  67 /**
  68  * Set PLL output frequency
  69  *
  70  * @param clkid clock id
  71  * @param pllout        pll output id
  72  * @param rate          desired output rate
  73  *
  74  * Return: 0 if ok, -1 on error (invalid clock id or no suitable divider)
  75  */
  76 int clock_set_pllout(enum clock_id clkid, enum pll_out_id pllout,
  77                 unsigned rate);
  78
  79 /**
  80  * Read low-level parameters of a PLL.
  81  *
  82  * @param id    clock id to read (note: USB is not supported)
  83  * @param divm  returns input divider
  84  * @param divn  returns feedback divider
  85  * @param divp  returns post divider 2^n
  86  * @param cpcon returns charge pump setup control
  87  * @param lfcon returns loop filter setup control
  88  *
  89  * @returns 0 if ok, -1 on error (invalid clock id)
  90  */
  91 int clock_ll_read_pll(enum clock_id clkid, u32 *divm, u32 *divn,
  92                 u32 *divp, u32 *cpcon, u32 *lfcon);
  93
  94 /*
  95  * Enable a clock
  96  *
  97  * @param id    clock id
  98  */
  99 void clock_enable(enum periph_id clkid);
 100
 101 /*
 102  * Disable a clock
 103  *
 104  * @param id    clock id
 105  */
 106 void clock_disable(enum periph_id clkid);
 107
 108 /*
 109  * Set whether a clock is enabled or disabled.
 110  *
 111  * @param id            clock id
 112  * @param enable        1 to enable, 0 to disable
 113  */
 114 void clock_set_enable(enum periph_id clkid, int enable);
 115
 116 /**
 117  * Reset a peripheral. This puts it in reset, waits for a delay, then takes
 118  * it out of reset and waits for th delay again.
 119  *
 120  * @param periph_id     peripheral to reset
 121  * @param us_delay      time to delay in microseconds
 122  */
 123 void reset_periph(enum periph_id periph_id, int us_delay);
 124
 125 /**
 126  * Put a peripheral into or out of reset.
 127  *
 128  * @param periph_id     peripheral to reset
 129  * @param enable        1 to put into reset, 0 to take out of reset
 130  */
 131 void reset_set_enable(enum periph_id periph_id, int enable);
 132
 133 /* CLK_RST_CONTROLLER_RST_CPU_CMPLX_SET/CLR_0 */
 134 enum crc_reset_id {
 135         /* Things we can hold in reset for each CPU */
 136         crc_rst_cpu = 1,
 137         crc_rst_de = 1 << 4,    /* What is de? */
 138         crc_rst_watchdog = 1 << 8,
 139         crc_rst_debug = 1 << 12,
 140 };
 141
 142 /**
 143  * Put parts of the CPU complex into or out of reset.\
 144  *
 145  * @param cpu           cpu number (0 or 1 on Tegra2, 0-3 on Tegra3)
 146  * @param which         which parts of the complex to affect (OR of crc_reset_id)
 147  * @param reset         1 to assert reset, 0 to de-assert
 148  */
 149 void reset_cmplx_set_enable(int cpu, int which, int reset);
 150
 151 /**
 152  * Set the source for a peripheral clock. This plus the divisor sets the
 153  * clock rate. You need to look up the datasheet to see the meaning of the
 154  * source parameter as it changes for each peripheral.
 155  *
 156  * Warning: This function is only for use pre-relocation. Please use
 157  * clock_start_periph_pll() instead.
 158  *
 159  * @param periph_id     peripheral to adjust
 160  * @param source        source clock (0, 1, 2 or 3)
 161  */
 162 void clock_ll_set_source(enum periph_id periph_id, unsigned source);
 163
 164 /**
 165  * This function is similar to clock_ll_set_source() except that it can be
 166  * used for clocks with more than 2 mux bits.
 167  *
 168  * @param periph_id     peripheral to adjust
 169  * @param mux_bits      number of mux bits for the clock
 170  * @param source        source clock (0-15 depending on mux_bits)
 171  */
 172 int clock_ll_set_source_bits(enum periph_id periph_id, int mux_bits,
 173                              unsigned source);
 174
 175 /**
 176  * Set the source and divisor for a peripheral clock. This sets the
 177  * clock rate. You need to look up the datasheet to see the meaning of the
 178  * source parameter as it changes for each peripheral.
 179  *
 180  * Warning: This function is only for use pre-relocation. Please use
 181  * clock_start_periph_pll() instead.
 182  *
 183  * @param periph_id     peripheral to adjust
 184  * @param source        source clock (0, 1, 2 or 3)
 185  * @param divisor       divisor value to use
 186  */
 187 void clock_ll_set_source_divisor(enum periph_id periph_id, unsigned source,
 188                 unsigned divisor);
 189
 190 /**
 191  * Returns the current parent clock ID of a given peripheral. This can be
 192  * useful in order to call clock_*_periph_*() from generic code that has no
 193  * specific knowledge of system-level clock tree structure.
 194  *
 195  * @param periph_id     peripheral to query
 196  * Return: clock ID of the peripheral's current parent clock
 197  */
 198 enum clock_id clock_get_periph_parent(enum periph_id periph_id);
 199
 200 /**
 201  * Start a peripheral PLL clock at the given rate. This also resets the
 202  * peripheral.
 203  *
 204  * @param periph_id     peripheral to start
 205  * @param parent        PLL id of required parent clock
 206  * @param rate          Required clock rate in Hz
 207  * Return: rate selected in Hz, or -1U if something went wrong
 208  */
 209 unsigned clock_start_periph_pll(enum periph_id periph_id,
 210                 enum clock_id parent, unsigned rate);
 211
 212 /**
 213  * Returns the rate of a peripheral clock in Hz. Since the caller almost
 214  * certainly knows the parent clock (having just set it) we require that
 215  * this be passed in so we don't need to work it out.
 216  *
 217  * @param periph_id     peripheral to start
 218  * @param parent        PLL id of parent clock (used to calculate rate, you
 219  *                      must know this!)
 220  * Return: clock rate of peripheral in Hz
 221  */
 222 unsigned long clock_get_periph_rate(enum periph_id periph_id,
 223                 enum clock_id parent);
 224
 225 /**
 226  * Adjust peripheral PLL clock to the given rate. This does not reset the
 227  * peripheral. If a second stage divisor is not available, pass NULL for
 228  * extra_div. If it is available, then this parameter will return the
 229  * divisor selected (which will be a power of 2 from 1 to 256).
 230  *
 231  * @param periph_id     peripheral to start
 232  * @param parent        PLL id of required parent clock
 233  * @param rate          Required clock rate in Hz
 234  * @param extra_div     value for the second-stage divisor (NULL if one is
 235                         not available)
 236  * Return: rate selected in Hz, or -1U if something went wrong
 237  */
 238 unsigned clock_adjust_periph_pll_div(enum periph_id periph_id,
 239                 enum clock_id parent, unsigned rate, int *extra_div);
 240
 241 /**
 242  * Returns the clock rate of a specified clock, in Hz.
 243  *
 244  * @param parent        PLL id of clock to check
 245  * Return: rate of clock in Hz
 246  */
 247 unsigned clock_get_rate(enum clock_id clkid);
 248
 249 /**
 250  * Start up a UART using low-level calls
 251  *
 252  * Prior to relocation clock_start_periph_pll() cannot be called. This
 253  * function provides a way to set up a UART using low-level calls which
 254  * do not require BSS.
 255  *
 256  * @param periph_id     Peripheral ID of UART to enable (e,g, PERIPH_ID_UART1)
 257  */
 258 void clock_ll_start_uart(enum periph_id periph_id);
 259
 260 /**
 261  * Decode a peripheral ID from a device tree node.
 262  *
 263  * This works by looking up the peripheral's 'clocks' node and reading out
 264  * the second cell, which is the clock number / peripheral ID.
 265  *
 266  * @param blob          FDT blob to use
 267  * @param node          Node to look at
 268  * Return: peripheral ID, or PERIPH_ID_NONE if none
 269  */
 270 int clock_decode_periph_id(struct udevice *dev);
 271
 272 /**
 273  * Get periph clock id and its parent from device tree.
 274  *
 275  * This works by looking up the peripheral's 'clocks' node and reading out
 276  * the second and fourth cells, which are the peripheral and PLL clock numbers.
 277  *
 278  * @param dev          udevice associated with FDT node
 279  * @param clk_id       pointer to int array of 2 values
 280  *                     first is periph clock, second is
 281  *                     its PLL parent according to FDT.
 282  */
 283 int clock_decode_pair(struct udevice *dev, int *clk_id);
 284
 285 /**
 286  * Checks if the oscillator bypass is enabled (XOBP bit)
 287  *
 288  * Return: 1 if bypass is enabled, 0 if not
 289  */
 290 int clock_get_osc_bypass(void);
 291
 292 /*
 293  * Checks that clocks are valid and prints a warning if not
 294  *
 295  * Return: 0 if ok, -1 on error
 296  */
 297 int clock_verify(void);
 298
 299 /* Initialize the clocks */
 300 void clock_init(void);
 301
 302 /* Initialize the PLLs */
 303 void clock_early_init(void);
 304
 305 /* @return true if hardware indicates that clock_early_init() was called */
 306 bool clock_early_init_done(void);
 307
 308 /* Returns a pointer to the clock source register for a peripheral */
 309 u32 *get_periph_source_reg(enum periph_id periph_id);
 310
 311 /* Returns a pointer to the given 'simple' PLL */
 312 struct clk_pll_simple *clock_get_simple_pll(enum clock_id clkid);
 313
 314 /*
 315  * Given a peripheral ID, determine where the mux bits are in the peripheral
 316  * clock's register, the number of divider bits the clock has, and the SoC-
 317  * specific clock type.
 318  *
 319  * This is an internal API between the core Tegra clock code and the SoC-
 320  * specific clock code.
 321  *
 322  * @param periph_id     peripheral to query
 323  * @param mux_bits      Set to number of bits in mux register
 324  * @param divider_bits  Set to the relevant MASK_BITS_* value
 325  * @param type          Set to the SoC-specific clock type
 326  * Return: 0 on success, -1 on error
 327  */
 328 int get_periph_clock_info(enum periph_id periph_id, int *mux_bits,
 329                           int *divider_bits, int *type);
 330
 331 /*
 332  * Given a peripheral ID and clock source mux value, determine the clock_id
 333  * of that peripheral's parent.
 334  *
 335  * This is an internal API between the core Tegra clock code and the SoC-
 336  * specific clock code.
 337  *
 338  * @param periph_id     peripheral to query
 339  * @param source        raw clock source mux value
 340  * Return: the CLOCK_ID_* value @source represents
 341  */
 342 enum clock_id get_periph_clock_id(enum periph_id periph_id, int source);
 343
 344 /**
 345  * Given a peripheral ID and the required source clock, this returns which
 346  * value should be programmed into the source mux for that peripheral.
 347  *
 348  * There is special code here to handle the one source type with 5 sources.
 349  *
 350  * @param periph_id     peripheral to start
 351  * @param source        PLL id of required parent clock
 352  * @param mux_bits      Set to number of bits in mux register: 2 or 4
 353  * @param divider_bits  Set to number of divider bits (8 or 16)
 354  * Return: mux value (0-4, or -1 if not found)
 355  */
 356 int get_periph_clock_source(enum periph_id periph_id,
 357                 enum clock_id parent, int *mux_bits, int *divider_bits);
 358
 359 /*
 360  * Convert a device tree clock ID to our peripheral ID. They are mostly
 361  * the same but we are very cautious so we check that a valid clock ID is
 362  * provided.
 363  *
 364  * @param clk_id        Clock ID according to tegra30 device tree binding
 365  * Return: peripheral ID, or PERIPH_ID_NONE if the clock ID is invalid
 366  */
 367 enum periph_id clk_id_to_periph_id(int clk_id);
 368
 369 /*
 370  * Convert a device tree clock ID to our PLL ID.
 371  *
 372  * @param clk_id        Clock ID according to tegra device tree binding
 373  * Return: clock ID, or CLOCK_ID_NONE if the clock ID is invalid
 374  */
 375 enum clock_id clk_id_to_pll_id(int clk_id);
 376
 377 /**
 378  * Set the output frequency you want for each PLL clock.
 379  * PLL output frequencies are programmed by setting their N, M and P values.
 380  * The governing equations are:
 381  *     VCO = (Fi / m) * n, Fo = VCO / (2^p)
 382  *     where Fo is the output frequency from the PLL.
 383  * Example: Set the output frequency to 216Mhz(Fo) with 12Mhz OSC(Fi)
 384  *     216Mhz = ((12Mhz / m) * n) / (2^p) so n=432,m=12,p=1
 385  * Please see Tegra TRM section 5.3 to get the detail for PLL Programming
 386  *
 387  * @param n PLL feedback divider(DIVN)
 388  * @param m PLL input divider(DIVN)
 389  * @param p post divider(DIVP)
 390  * @param cpcon base PLL charge pump(CPCON)
 391  * Return: 0 if ok, -1 on error (the requested PLL is incorrect and cannot
 392  *              be overridden), 1 if PLL is already correct
 393  */
 394 int clock_set_rate(enum clock_id clkid, u32 n, u32 m, u32 p, u32 cpcon);
 395
 396 /* return 1 if a peripheral ID is in range */
 397 #define clock_type_id_isvalid(id) ((id) >= 0 && \
 398                 (id) < CLOCK_TYPE_COUNT)
 399
 400 /* return 1 if a periphc_internal_id is in range */
 401 #define periphc_internal_id_isvalid(id) ((id) >= 0 && \
 402                 (id) < PERIPHC_COUNT)
 403
 404 /* SoC-specific TSC init */
 405 void arch_timer_init(void);
 406
 407 void tegra30_set_up_pllp(void);
 408
 409 /* Number of PLL-based clocks (i.e. not OSC, MCLK or 32KHz) */
 410 #define CLOCK_ID_PLL_COUNT      (CLOCK_ID_COUNT - 3)
 411
 412 struct clk_pll_info {
 413         u32     m_shift:5;      /* DIVM_SHIFT */
 414         u32     n_shift:5;      /* DIVN_SHIFT */
 415         u32     p_shift:5;      /* DIVP_SHIFT */
 416         u32     kcp_shift:5;    /* KCP/cpcon SHIFT */
 417         u32     kvco_shift:5;   /* KVCO/lfcon SHIFT */
 418         u32     lock_ena:6;     /* LOCK_ENABLE/EN_LOCKDET shift */
 419         u32     rsvd:1;
 420         u32     m_mask:10;      /* DIVM_MASK */
 421         u32     n_mask:12;      /* DIVN_MASK */
 422         u32     p_mask:10;      /* DIVP_MASK or VCO_MASK */
 423         u32     kcp_mask:10;    /* KCP/CPCON MASK */
 424         u32     kvco_mask:10;   /* KVCO/LFCON MASK */
 425         u32     lock_det:6;     /* LOCK_DETECT/LOCKED shift */
 426         u32     rsvd2:6;
 427 };
 428 extern struct clk_pll_info tegra_pll_info_table[CLOCK_ID_PLL_COUNT];
 429
 430 struct periph_clk_init {
 431         enum periph_id periph_id;
 432         enum clock_id parent_clock_id;
 433 };
 434 extern struct periph_clk_init periph_clk_init_table[];
 435
 436 /**
 437  * Enable output clock for external peripherals
 438  *
 439  * @param clk_id        Clock ID to output (1, 2 or 3)
 440  * Return: 0 if OK. -ve on error
 441  */
 442 int clock_external_output(int clk_id);
 443
 444 #endif  /* _TEGRA_CLOCK_H_ */