arch/arm/include/asm/arch-orion5x/cpu.h

   1 /*
   2  * Copyright (C) 2010 Albert ARIBAUD <albert.aribaud@free.fr>
   3  *
   4  * Based on original Kirorion5x_ood support which is
   5  * (C) Copyright 2009
   6  * Marvell Semiconductor <www.marvell.com>
   7  * Written-by: Prafulla Wadaskar <prafulla@marvell.com>
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston,
  25  * MA 02110-1301 USA
  26  */
  27
  28 #ifndef _ORION5X_CPU_H
  29 #define _ORION5X_CPU_H
  30
  31 #include <asm/system.h>
  32
  33 #ifndef __ASSEMBLY__
  34
  35 #define ORION5X_CPU_WIN_CTRL_DATA(size, target, attr, en) (en | (target << 4) \
  36                         | (attr << 8) | (orion5x_winctrl_calcsize(size) << 16))
  37
  38 #define ORION5XGBE_PORT_SERIAL_CONTROL1_REG(_x) \
  39                 ((_x ? ORION5X_EGIGA0_BASE : ORION5X_EGIGA1_BASE) + 0x44c)
  40
  41 enum memory_bank {
  42         BANK0,
  43         BANK1,
  44         BANK2,
  45         BANK3
  46 };
  47
  48 enum orion5x_cpu_winen {
  49         ORION5X_WIN_DISABLE,
  50         ORION5X_WIN_ENABLE
  51 };
  52
  53 enum orion5x_cpu_target {
  54         ORION5X_TARGET_DRAM = 0,
  55         ORION5X_TARGET_DEVICE = 1,
  56         ORION5X_TARGET_PCI = 3,
  57         ORION5X_TARGET_PCIE = 4,
  58         ORION5X_TARGET_SASRAM = 9
  59 };
  60
  61 enum orion5x_cpu_attrib {
  62         ORION5X_ATTR_DRAM_CS0 = 0x0e,
  63         ORION5X_ATTR_DRAM_CS1 = 0x0d,
  64         ORION5X_ATTR_DRAM_CS2 = 0x0b,
  65         ORION5X_ATTR_DRAM_CS3 = 0x07,
  66         ORION5X_ATTR_PCI_MEM = 0x59,
  67         ORION5X_ATTR_PCI_IO = 0x51,
  68         ORION5X_ATTR_PCIE_MEM = 0x59,
  69         ORION5X_ATTR_PCIE_IO = 0x51,
  70         ORION5X_ATTR_SASRAM = 0x00,
  71         ORION5X_ATTR_DEV_CS0 = 0x1e,
  72         ORION5X_ATTR_DEV_CS1 = 0x1d,
  73         ORION5X_ATTR_DEV_CS2 = 0x1b,
  74         ORION5X_ATTR_BOOTROM = 0x0f
  75 };
  76
  77 /*
  78  * Default Device Address MAP BAR values
  79  */
  80 #define ORION5X_DEFADR_PCIE_MEM 0x90000000
  81 #define ORION5X_DEFADR_PCIE_MEM_REMAP_LO        0x90000000
  82 #define ORION5X_DEFADR_PCIE_MEM_REMAP_HI        0
  83 #define ORION5X_DEFSZ_PCIE_MEM  (128*1024*1024)
  84
  85 #define ORION5X_DEFADR_PCIE_IO  0xf0000000
  86 #define ORION5X_DEFADR_PCIE_IO_REMAP_LO 0x90000000
  87 #define ORION5X_DEFADR_PCIE_IO_REMAP_HI 0
  88 #define ORION5X_DEFSZ_PCIE_IO   (64*1024)
  89
  90 #define ORION5X_DEFADR_PCI_MEM  0x98000000
  91 #define ORION5X_DEFSZ_PCI_MEM   (128*1024*1024)
  92
  93 #define ORION5X_DEFADR_PCI_IO   0xf0100000
  94 #define ORION5X_DEFSZ_PCI_IO    (64*1024)
  95
  96 #define ORION5X_DEFADR_DEV_CS0  0xfa000000
  97 #define ORION5X_DEFSZ_DEV_CS0   (2*1024*1024)
  98
  99 #define ORION5X_DEFADR_DEV_CS1  0xf8000000
 100 #define ORION5X_DEFSZ_DEV_CS1   (32*1024*1024)
 101
 102 #define ORION5X_DEFADR_DEV_CS2  0xfa800000
 103 #define ORION5X_DEFSZ_DEV_CS2   (1*1024*1024)
 104
 105 #define ORION5X_DEFADR_BOOTROM  0xFFF80000
 106 #define ORION5X_DEFSZ_BOOTROM   (512*1024)
 107
 108 /*
 109  * PCIE registers are used for SoC device ID and revision
 110  */
 111 #define PCIE_DEV_ID_OFF         (ORION5X_REG_PCIE_BASE + 0x0000)
 112 #define PCIE_DEV_REV_OFF        (ORION5X_REG_PCIE_BASE + 0x0008)
 113
 114 /*
 115  * The following definitions are intended for identifying
 116  * the real device and revision on which u-boot is running
 117  * even if it was compiled only for a specific one. Thus,
 118  * these constants must not be considered chip-specific.
 119  */
 120
 121 /* Orion-1 (88F5181) and Orion-VoIP (88F5181L) */
 122 #define MV88F5181_DEV_ID        0x5181
 123 #define MV88F5181_REV_B1        3
 124 #define MV88F5181L_REV_A0       8
 125 #define MV88F5181L_REV_A1       9
 126 /* Orion-NAS (88F5182) */
 127 #define MV88F5182_DEV_ID        0x5182
 128 #define MV88F5182_REV_A2        2
 129 /* Orion-2 (88F5281) */
 130 #define MV88F5281_DEV_ID        0x5281
 131 #define MV88F5281_REV_D0        4
 132 #define MV88F5281_REV_D1        5
 133 #define MV88F5281_REV_D2        6
 134 /* Orion-1-90 (88F6183) */
 135 #define MV88F6183_DEV_ID        0x6183
 136 #define MV88F6183_REV_B0        3
 137
 138 /*
 139  * read feroceon core extra feature register
 140  * using co-proc instruction
 141  */
 142 static inline unsigned int readfr_extra_feature_reg(void)
 143 {
 144         unsigned int val;
 145         asm volatile ("mrc p15, 1, %0, c15, c1, 0 @ readfr exfr" : "=r"
 146                         (val) : : "cc");
 147         return val;
 148 }
 149
 150 /*
 151  * write feroceon core extra feature register
 152  * using co-proc instruction
 153  */
 154 static inline void writefr_extra_feature_reg(unsigned int val)
 155 {
 156         asm volatile ("mcr p15, 1, %0, c15, c1, 0 @ writefr exfr" : : "r"
 157                         (val) : "cc");
 158         isb();
 159 }
 160
 161 /*
 162  * AHB to Mbus Bridge Registers
 163  * Source: 88F5182 User Manual, Appendix A, section A.4
 164  * Note: only windows 0 and 1 have remap capability.
 165  */
 166 struct orion5x_win_registers {
 167         u32 ctrl;
 168         u32 base;
 169         u32 remap_lo;
 170         u32 remap_hi;
 171 };
 172
 173 /*
 174  * CPU control and status Registers
 175  * Source: 88F5182 User Manual, Appendix A, section A.4
 176  */
 177 struct orion5x_cpu_registers {
 178         u32 config;     /*0x20100 */
 179         u32 ctrl_stat;  /*0x20104 */
 180         u32 rstoutn_mask; /* 0x20108 */
 181         u32 sys_soft_rst; /* 0x2010C */
 182         u32 ahb_mbus_cause_irq; /* 0x20110 */
 183         u32 ahb_mbus_mask_irq; /* 0x20114 */
 184 };
 185
 186 /*
 187  * DDR SDRAM Controller Address Decode Registers
 188  * Source: 88F5182 User Manual, Appendix A, section A.5.1
 189  */
 190 struct orion5x_ddr_addr_decode_registers {
 191         u32 base;
 192         u32 size;
 193 };
 194
 195 /*
 196  * functions
 197  */
 198 void reset_cpu(unsigned long ignored);
 199 u32 orion5x_device_id(void);
 200 u32 orion5x_device_rev(void);
 201 unsigned int orion5x_winctrl_calcsize(unsigned int sizeval);
 202 #endif /* __ASSEMBLY__ */
 203 #endif /* _ORION5X_CPU_H */