ARM: OMAP5: DRA7xx: support class 0 optimized voltages
[platform/kernel/u-boot.git] / arch / arm / include / asm / arch-omap5 / clock.h
1 /*
2  * (C) Copyright 2010
3  * Texas Instruments, <www.ti.com>
4  *
5  *      Aneesh V <aneesh@ti.com>
6  *      Sricharan R <r.sricharan@ti.com>
7  *
8  * See file CREDITS for list of people who contributed to this
9  * project.
10  *
11  * This program is free software; you can redistribute it and/or
12  * modify it under the terms of the GNU General Public License as
13  * published by the Free Software Foundation; either version 2 of
14  * the License, or (at your option) any later version.
15  *
16  * This program is distributed in the hope that it will be useful,
17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
19  * GNU General Public License for more details.
20  *
21  * You should have received a copy of the GNU General Public License
22  * along with this program; if not, write to the Free Software
23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
24  * MA 02111-1307 USA
25  */
26 #ifndef _CLOCKS_OMAP5_H_
27 #define _CLOCKS_OMAP5_H_
28 #include <common.h>
29 #include <asm/omap_common.h>
30
31 /*
32  * Assuming a maximum of 1.5 GHz ARM speed and a minimum of 2 cycles per
33  * loop, allow for a minimum of 2 ms wait (in reality the wait will be
34  * much more than that)
35  */
36 #define LDELAY          1000000
37
38 /* CM_DLL_CTRL */
39 #define CM_DLL_CTRL_OVERRIDE_SHIFT              0
40 #define CM_DLL_CTRL_OVERRIDE_MASK               (1 << 0)
41 #define CM_DLL_CTRL_NO_OVERRIDE                 0
42
43 /* CM_CLKMODE_DPLL */
44 #define CM_CLKMODE_DPLL_REGM4XEN_SHIFT          11
45 #define CM_CLKMODE_DPLL_REGM4XEN_MASK           (1 << 11)
46 #define CM_CLKMODE_DPLL_LPMODE_EN_SHIFT         10
47 #define CM_CLKMODE_DPLL_LPMODE_EN_MASK          (1 << 10)
48 #define CM_CLKMODE_DPLL_RELOCK_RAMP_EN_SHIFT    9
49 #define CM_CLKMODE_DPLL_RELOCK_RAMP_EN_MASK     (1 << 9)
50 #define CM_CLKMODE_DPLL_DRIFTGUARD_EN_SHIFT     8
51 #define CM_CLKMODE_DPLL_DRIFTGUARD_EN_MASK      (1 << 8)
52 #define CM_CLKMODE_DPLL_RAMP_RATE_SHIFT         5
53 #define CM_CLKMODE_DPLL_RAMP_RATE_MASK          (0x7 << 5)
54 #define CM_CLKMODE_DPLL_EN_SHIFT                0
55 #define CM_CLKMODE_DPLL_EN_MASK                 (0x7 << 0)
56
57 #define CM_CLKMODE_DPLL_DPLL_EN_SHIFT           0
58 #define CM_CLKMODE_DPLL_DPLL_EN_MASK            7
59
60 #define DPLL_EN_STOP                    1
61 #define DPLL_EN_MN_BYPASS               4
62 #define DPLL_EN_LOW_POWER_BYPASS        5
63 #define DPLL_EN_FAST_RELOCK_BYPASS      6
64 #define DPLL_EN_LOCK                    7
65
66 /* CM_IDLEST_DPLL fields */
67 #define ST_DPLL_CLK_MASK                1
68
69 /* SGX */
70 #define CLKSEL_GPU_HYD_GCLK_MASK                (1 << 25)
71 #define CLKSEL_GPU_CORE_GCLK_MASK               (1 << 24)
72
73 /* CM_CLKSEL_DPLL */
74 #define CM_CLKSEL_DPLL_DPLL_SD_DIV_SHIFT        24
75 #define CM_CLKSEL_DPLL_DPLL_SD_DIV_MASK         (0xFF << 24)
76 #define CM_CLKSEL_DPLL_M_SHIFT                  8
77 #define CM_CLKSEL_DPLL_M_MASK                   (0x7FF << 8)
78 #define CM_CLKSEL_DPLL_N_SHIFT                  0
79 #define CM_CLKSEL_DPLL_N_MASK                   0x7F
80 #define CM_CLKSEL_DCC_EN_SHIFT                  22
81 #define CM_CLKSEL_DCC_EN_MASK                   (1 << 22)
82
83 /* CM_SYS_CLKSEL */
84 #define CM_SYS_CLKSEL_SYS_CLKSEL_MASK   7
85
86 /* CM_CLKSEL_CORE */
87 #define CLKSEL_CORE_SHIFT       0
88 #define CLKSEL_L3_SHIFT         4
89 #define CLKSEL_L4_SHIFT         8
90
91 #define CLKSEL_CORE_X2_DIV_1    0
92 #define CLKSEL_L3_CORE_DIV_2    1
93 #define CLKSEL_L4_L3_DIV_2      1
94
95 /* CM_ABE_PLL_REF_CLKSEL */
96 #define CM_ABE_PLL_REF_CLKSEL_CLKSEL_SHIFT      0
97 #define CM_ABE_PLL_REF_CLKSEL_CLKSEL_MASK       1
98 #define CM_ABE_PLL_REF_CLKSEL_CLKSEL_SYSCLK     0
99 #define CM_ABE_PLL_REF_CLKSEL_CLKSEL_32KCLK     1
100
101 /* CM_BYPCLK_DPLL_IVA */
102 #define CM_BYPCLK_DPLL_IVA_CLKSEL_SHIFT         0
103 #define CM_BYPCLK_DPLL_IVA_CLKSEL_MASK          3
104
105 #define DPLL_IVA_CLKSEL_CORE_X2_DIV_2           1
106
107 /* CM_SHADOW_FREQ_CONFIG1 */
108 #define SHADOW_FREQ_CONFIG1_FREQ_UPDATE_MASK    1
109 #define SHADOW_FREQ_CONFIG1_DLL_OVERRIDE_MASK   4
110 #define SHADOW_FREQ_CONFIG1_DLL_RESET_MASK      8
111
112 #define SHADOW_FREQ_CONFIG1_DPLL_EN_SHIFT       8
113 #define SHADOW_FREQ_CONFIG1_DPLL_EN_MASK        (7 << 8)
114
115 #define SHADOW_FREQ_CONFIG1_M2_DIV_SHIFT        11
116 #define SHADOW_FREQ_CONFIG1_M2_DIV_MASK         (0x1F << 11)
117
118 /*CM_<clock_domain>__CLKCTRL */
119 #define CD_CLKCTRL_CLKTRCTRL_SHIFT              0
120 #define CD_CLKCTRL_CLKTRCTRL_MASK               3
121
122 #define CD_CLKCTRL_CLKTRCTRL_NO_SLEEP           0
123 #define CD_CLKCTRL_CLKTRCTRL_SW_SLEEP           1
124 #define CD_CLKCTRL_CLKTRCTRL_SW_WKUP            2
125 #define CD_CLKCTRL_CLKTRCTRL_HW_AUTO            3
126
127
128 /* CM_<clock_domain>_<module>_CLKCTRL */
129 #define MODULE_CLKCTRL_MODULEMODE_SHIFT         0
130 #define MODULE_CLKCTRL_MODULEMODE_MASK          3
131 #define MODULE_CLKCTRL_IDLEST_SHIFT             16
132 #define MODULE_CLKCTRL_IDLEST_MASK              (3 << 16)
133
134 #define MODULE_CLKCTRL_MODULEMODE_SW_DISABLE            0
135 #define MODULE_CLKCTRL_MODULEMODE_HW_AUTO               1
136 #define MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN        2
137
138 #define MODULE_CLKCTRL_IDLEST_FULLY_FUNCTIONAL  0
139 #define MODULE_CLKCTRL_IDLEST_TRANSITIONING     1
140 #define MODULE_CLKCTRL_IDLEST_IDLE              2
141 #define MODULE_CLKCTRL_IDLEST_DISABLED          3
142
143 /* CM_L4PER_GPIO4_CLKCTRL */
144 #define GPIO4_CLKCTRL_OPTFCLKEN_MASK            (1 << 8)
145
146 /* CM_L3INIT_HSMMCn_CLKCTRL */
147 #define HSMMC_CLKCTRL_CLKSEL_MASK               (1 << 24)
148 #define HSMMC_CLKCTRL_CLKSEL_DIV_MASK           (1 << 25)
149
150 /* CM_WKUP_GPTIMER1_CLKCTRL */
151 #define GPTIMER1_CLKCTRL_CLKSEL_MASK            (1 << 24)
152
153 /* CM_CAM_ISS_CLKCTRL */
154 #define ISS_CLKCTRL_OPTFCLKEN_MASK              (1 << 8)
155
156 /* CM_DSS_DSS_CLKCTRL */
157 #define DSS_CLKCTRL_OPTFCLKEN_MASK              0xF00
158
159 /* CM_L3INIT_USBPHY_CLKCTRL */
160 #define USBPHY_CLKCTRL_OPTFCLKEN_PHY_48M_MASK   8
161
162 /* CM_MPU_MPU_CLKCTRL */
163 #define MPU_CLKCTRL_CLKSEL_EMIF_DIV_MODE_SHIFT  24
164 #define MPU_CLKCTRL_CLKSEL_EMIF_DIV_MODE_MASK   (3 << 24)
165 #define MPU_CLKCTRL_CLKSEL_ABE_DIV_MODE_SHIFT   26
166 #define MPU_CLKCTRL_CLKSEL_ABE_DIV_MODE_MASK    (1 << 26)
167
168 /* CM_WKUPAON_SCRM_CLKCTRL */
169 #define OPTFCLKEN_SCRM_PER_SHIFT                9
170 #define OPTFCLKEN_SCRM_PER_MASK                 (1 << 9)
171 #define OPTFCLKEN_SCRM_CORE_SHIFT               8
172 #define OPTFCLKEN_SCRM_CORE_MASK                (1 << 8)
173
174 /* CM_COREAON_IO_SRCOMP_CLKCTRL */
175 #define OPTFCLKEN_SRCOMP_FCLK_SHIFT             8
176 #define OPTFCLKEN_SRCOMP_FCLK_MASK              (1 << 8)
177
178 /* PRM_RSTTIME */
179 #define RSTTIME1_SHIFT                          0
180 #define RSTTIME1_MASK                           (0x3ff << 0)
181
182 /* Clock frequencies */
183 #define OMAP_SYS_CLK_IND_38_4_MHZ       6
184
185 /* PRM_VC_VAL_BYPASS */
186 #define PRM_VC_I2C_CHANNEL_FREQ_KHZ     400
187
188 /* SMPS */
189 #define SMPS_I2C_SLAVE_ADDR     0x12
190 #define SMPS_REG_ADDR_12_MPU    0x23
191 #define SMPS_REG_ADDR_45_IVA    0x2B
192 #define SMPS_REG_ADDR_8_CORE    0x37
193
194 /* PALMAS VOLTAGE SETTINGS in mv for OPP_NOMINAL */
195 /* ES1.0 settings */
196 #define VDD_MPU         1040
197 #define VDD_MM          1040
198 #define VDD_CORE        1040
199
200 #define VDD_MPU_LOW     890
201 #define VDD_MM_LOW      890
202 #define VDD_CORE_LOW    890
203
204 /* ES2.0 settings */
205 #define VDD_MPU_ES2     1060
206 #define VDD_MM_ES2      1025
207 #define VDD_CORE_ES2    1040
208
209 #define VDD_MPU_ES2_HIGH 1250
210 #define VDD_MM_ES2_OD  1120
211
212 #define VDD_MPU_ES2_LOW 880
213 #define VDD_MM_ES2_LOW 880
214
215 /* TPS659038 Voltage settings in mv for OPP_NOMINAL */
216 #define VDD_MPU_DRA752          1090
217 #define VDD_EVE_DRA752          1060
218 #define VDD_GPU_DRA752          1060
219 #define VDD_CORE_DRA752         1030
220 #define VDD_IVA_DRA752          1060
221
222 /* Efuse register offsets for DRA7xx platform */
223 #define DRA752_EFUSE_BASE       0x4A002000
224 #define DRA752_EFUSE_REGBITS    16
225 /* STD_FUSE_OPP_VMIN_IVA_2 */
226 #define STD_FUSE_OPP_VMIN_IVA_NOM       (DRA752_EFUSE_BASE + 0x05CC)
227 /* STD_FUSE_OPP_VMIN_IVA_3 */
228 #define STD_FUSE_OPP_VMIN_IVA_OD        (DRA752_EFUSE_BASE + 0x05D0)
229 /* STD_FUSE_OPP_VMIN_IVA_4 */
230 #define STD_FUSE_OPP_VMIN_IVA_HIGH      (DRA752_EFUSE_BASE + 0x05D4)
231 /* STD_FUSE_OPP_VMIN_DSPEVE_2 */
232 #define STD_FUSE_OPP_VMIN_DSPEVE_NOM    (DRA752_EFUSE_BASE + 0x05E0)
233 /* STD_FUSE_OPP_VMIN_DSPEVE_3 */
234 #define STD_FUSE_OPP_VMIN_DSPEVE_OD     (DRA752_EFUSE_BASE + 0x05E4)
235 /* STD_FUSE_OPP_VMIN_DSPEVE_4 */
236 #define STD_FUSE_OPP_VMIN_DSPEVE_HIGH   (DRA752_EFUSE_BASE + 0x05E8)
237 /* STD_FUSE_OPP_VMIN_CORE_2 */
238 #define STD_FUSE_OPP_VMIN_CORE_NOM      (DRA752_EFUSE_BASE + 0x05F4)
239 /* STD_FUSE_OPP_VMIN_GPU_2 */
240 #define STD_FUSE_OPP_VMIN_GPU_NOM       (DRA752_EFUSE_BASE + 0x1B08)
241 /* STD_FUSE_OPP_VMIN_GPU_3 */
242 #define STD_FUSE_OPP_VMIN_GPU_OD        (DRA752_EFUSE_BASE + 0x1B0C)
243 /* STD_FUSE_OPP_VMIN_GPU_4 */
244 #define STD_FUSE_OPP_VMIN_GPU_HIGH      (DRA752_EFUSE_BASE + 0x1B10)
245 /* STD_FUSE_OPP_VMIN_MPU_2 */
246 #define STD_FUSE_OPP_VMIN_MPU_NOM       (DRA752_EFUSE_BASE + 0x1B20)
247 /* STD_FUSE_OPP_VMIN_MPU_3 */
248 #define STD_FUSE_OPP_VMIN_MPU_OD        (DRA752_EFUSE_BASE + 0x1B24)
249 /* STD_FUSE_OPP_VMIN_MPU_4 */
250 #define STD_FUSE_OPP_VMIN_MPU_HIGH      (DRA752_EFUSE_BASE + 0x1B28)
251
252 /* Standard offset is 0.5v expressed in uv */
253 #define PALMAS_SMPS_BASE_VOLT_UV 500000
254
255 /* TPS659038 */
256 #define TPS659038_I2C_SLAVE_ADDR                0x58
257 #define TPS659038_REG_ADDR_SMPS12_MPU           0x23
258 #define TPS659038_REG_ADDR_SMPS45_EVE           0x2B
259 #define TPS659038_REG_ADDR_SMPS6_GPU            0x2F
260 #define TPS659038_REG_ADDR_SMPS7_CORE           0x33
261 #define TPS659038_REG_ADDR_SMPS8_IVA            0x37
262
263 /* TPS */
264 #define TPS62361_I2C_SLAVE_ADDR         0x60
265 #define TPS62361_REG_ADDR_SET0          0x0
266 #define TPS62361_REG_ADDR_SET1          0x1
267 #define TPS62361_REG_ADDR_SET2          0x2
268 #define TPS62361_REG_ADDR_SET3          0x3
269 #define TPS62361_REG_ADDR_CTRL          0x4
270 #define TPS62361_REG_ADDR_TEMP          0x5
271 #define TPS62361_REG_ADDR_RMP_CTRL      0x6
272 #define TPS62361_REG_ADDR_CHIP_ID       0x8
273 #define TPS62361_REG_ADDR_CHIP_ID_2     0x9
274
275 #define TPS62361_BASE_VOLT_MV   500
276 #define TPS62361_VSEL0_GPIO     7
277
278 #define DPLL_NO_LOCK    0
279 #define DPLL_LOCK       1
280
281 /*
282  * MAX value for PRM_RSTTIME[9:0]RSTTIME1 stored is 0x3ff.
283  * 0x3ff is in the no of FUNC_32K_CLK cycles. Converting cycles
284  * into microsec and passing the value.
285  */
286 #define CONFIG_DEFAULT_OMAP_RESET_TIME_MAX_USEC 31219
287 #endif /* _CLOCKS_OMAP5_H_ */