arch/arm/include/asm/arch-meson/axg.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2018 BayLibre, SAS
   4  * Author: Neil Armstrong <narmstrong@baylibre.com>
   5  */
   6
   7 #ifndef __AXG_H__
   8 #define __AXG_H__
   9
  10 #define AXG_AOBUS_BASE          0xff800000
  11 #define AXG_PERIPHS_BASE        0xff634400
  12 #define AXG_HIU_BASE            0xff63c000
  13 #define AXG_ETH_BASE            0xff3f0000
  14
  15 /* Always-On Peripherals registers */
  16 #define AXG_AO_ADDR(off)        (AXG_AOBUS_BASE + ((off) << 2))
  17
  18 #define AXG_AO_SEC_GP_CFG0      AXG_AO_ADDR(0x90)
  19 #define AXG_AO_SEC_GP_CFG3      AXG_AO_ADDR(0x93)
  20 #define AXG_AO_SEC_GP_CFG4      AXG_AO_ADDR(0x94)
  21 #define AXG_AO_SEC_GP_CFG5      AXG_AO_ADDR(0x95)
  22
  23 #define AXG_AO_BOOT_DEVICE      0xF
  24 #define AXG_AO_MEM_SIZE_MASK    0xFFFF0000
  25 #define AXG_AO_MEM_SIZE_SHIFT   16
  26 #define AXG_AO_BL31_RSVMEM_SIZE_MASK    0xFFFF0000
  27 #define AXG_AO_BL31_RSVMEM_SIZE_SHIFT   16
  28 #define AXG_AO_BL32_RSVMEM_SIZE_MASK    0xFFFF
  29
  30 /* Peripherals registers */
  31 #define AXG_PERIPHS_ADDR(off)   (AXG_PERIPHS_BASE + ((off) << 2))
  32
  33 #define AXG_ETH_REG_0           AXG_PERIPHS_ADDR(0x50)
  34 #define AXG_ETH_REG_1           AXG_PERIPHS_ADDR(0x51)
  35
  36 #define AXG_ETH_REG_0_PHY_INTF_RGMII    BIT(0)
  37 #define AXG_ETH_REG_0_PHY_INTF_RMII     BIT(2)
  38 #define AXG_ETH_REG_0_TX_PHASE(x)       (((x) & 3) << 5)
  39 #define AXG_ETH_REG_0_TX_RATIO(x)       (((x) & 7) << 7)
  40 #define AXG_ETH_REG_0_PHY_CLK_EN        BIT(10)
  41 #define AXG_ETH_REG_0_INVERT_RMII_CLK   BIT(11)
  42 #define AXG_ETH_REG_0_CLK_EN            BIT(12)
  43
  44 /* HIU registers */
  45 #define AXG_HIU_ADDR(off)       (AXG_HIU_BASE + ((off) << 2))
  46
  47 #define AXG_MEM_PD_REG_0        AXG_HIU_ADDR(0x40)
  48
  49 /* Ethernet memory power domain */
  50 #define AXG_MEM_PD_REG_0_ETH_MASK       (BIT(2) | BIT(3))
  51
  52 #endif /* __AXG_H__ */