arch/arm/include/asm/arch-fsl-layerscape/config.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2016-2018, 2020 NXP
   4  * Copyright 2015, Freescale Semiconductor
   5  */
   6
   7 #ifndef _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_
   8 #define _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_
   9
  10 #include <linux/kconfig.h>
  11 #include <fsl_ddrc_version.h>
  12
  13 #ifndef __ASSEMBLY__
  14 #include <linux/bitops.h>
  15 #endif
  16
  17 /*
  18  * Reserve secure memory
  19  * To be aligned with MMU block size
  20  */
  21 #define CFG_SYS_MEM_RESERVE_SECURE      (66 * 1024 * 1024)      /* 66MB */
  22 #define SPL_TLB_SETBACK 0x1000000       /* 16MB under effective memory top */
  23
  24 #ifdef CONFIG_ARCH_LS2080A
  25 #define CFG_SYS_FSL_CLUSTER_CLOCKS              { 1, 1, 4, 4 }
  26 #define SRDS_MAX_LANES  8
  27 #define CFG_SYS_PAGE_SIZE               0x10000
  28 #ifndef L1_CACHE_BYTES
  29 #define L1_CACHE_SHIFT          6
  30 #define L1_CACHE_BYTES          BIT(L1_CACHE_SHIFT)
  31 #endif
  32
  33 #define CFG_SYS_FSL_OCRAM_BASE  0x18000000 /* initial RAM */
  34 #define SYS_FSL_OCRAM_SPACE_SIZE        0x00200000 /* 2M space */
  35 #define CFG_SYS_FSL_OCRAM_SIZE  0x00020000 /* Real size 128K */
  36
  37 /* DDR */
  38 #define CFG_SYS_DDR_BLOCK1_SIZE ((phys_size_t)2 << 30)
  39 #define CFG_MAX_MEM_MAPPED              CFG_SYS_DDR_BLOCK1_SIZE
  40
  41 /* Generic Interrupt Controller Definitions */
  42 #define GICD_BASE                       0x06000000
  43 #define GICR_BASE                       0x06100000
  44
  45 /* SMMU Defintions */
  46 #define SMMU_BASE                       0x05000000 /* GR0 Base */
  47
  48 /* Cache Coherent Interconnect */
  49 #define CCI_MN_BASE                     0x04000000
  50 #define CCI_MN_RNF_NODEID_LIST          0x180
  51 #define CCI_MN_DVM_DOMAIN_CTL           0x200
  52 #define CCI_MN_DVM_DOMAIN_CTL_SET       0x210
  53
  54 #define CCI_HN_F_0_BASE                 (CCI_MN_BASE + 0x200000)
  55 #define CCI_HN_F_1_BASE                 (CCI_MN_BASE + 0x210000)
  56 #define CCN_HN_F_SAM_CTL                0x8     /* offset on base HN_F base */
  57 #define CCN_HN_F_SAM_NODEID_MASK        0x7f
  58 #define CCN_HN_F_SAM_NODEID_DDR0        0x4
  59 #define CCN_HN_F_SAM_NODEID_DDR1        0xe
  60
  61 #define CCI_RN_I_0_BASE                 (CCI_MN_BASE + 0x800000)
  62 #define CCI_RN_I_2_BASE                 (CCI_MN_BASE + 0x820000)
  63 #define CCI_RN_I_6_BASE                 (CCI_MN_BASE + 0x860000)
  64 #define CCI_RN_I_12_BASE                (CCI_MN_BASE + 0x8C0000)
  65 #define CCI_RN_I_16_BASE                (CCI_MN_BASE + 0x900000)
  66 #define CCI_RN_I_20_BASE                (CCI_MN_BASE + 0x940000)
  67
  68 #define CCI_S0_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x10)
  69 #define CCI_S1_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x110)
  70 #define CCI_S2_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x210)
  71
  72 #define CCI_AUX_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x0500)
  73
  74 /* TZ Protection Controller Definitions */
  75 #define TZPC_BASE                               0x02200000
  76 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
  77 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
  78 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
  79 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
  80 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
  81 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
  82 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
  83 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
  84 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
  85 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
  86
  87 #define DCSR_CGACRE5            0x700070914ULL
  88 #define EPU_EPCMPR5             0x700060914ULL
  89 #define EPU_EPCCR5              0x700060814ULL
  90 #define EPU_EPSMCR5             0x700060228ULL
  91 #define EPU_EPECR5              0x700060314ULL
  92 #define EPU_EPCTR5              0x700060a14ULL
  93 #define EPU_EPGCR               0x700060000ULL
  94
  95 #elif defined(CONFIG_ARCH_LS1088A)
  96 #define CFG_SYS_FSL_CLUSTER_CLOCKS              { 1, 1 }
  97 #define CFG_SYS_PAGE_SIZE               0x10000
  98
  99 #define SRDS_MAX_LANES  4
 100 #define SRDS_BITS_PER_LANE      4
 101
 102 /* TZ Protection Controller Definitions */
 103 #define TZPC_BASE                               0x02200000
 104 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
 105 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
 106 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 107 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
 108 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
 109 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
 110 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
 111 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
 112 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
 113 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
 114
 115 /* Generic Interrupt Controller Definitions */
 116 #define GICD_BASE                       0x06000000
 117 #define GICR_BASE                       0x06100000
 118
 119 /* SMMU Defintions */
 120 #define SMMU_BASE                       0x05000000 /* GR0 Base */
 121
 122 /* DDR */
 123 #define CFG_SYS_DDR_BLOCK1_SIZE ((phys_size_t)2 << 30)
 124 #define CFG_MAX_MEM_MAPPED              CFG_SYS_DDR_BLOCK1_SIZE
 125
 126 /* DCFG - GUR */
 127 #define CFG_SYS_FSL_OCRAM_BASE  0x18000000 /* initial RAM */
 128 #define SYS_FSL_OCRAM_SPACE_SIZE        0x00200000 /* 2M space */
 129 #define CFG_SYS_FSL_OCRAM_SIZE  0x00020000 /* Real size 128K */
 130
 131 /* LX2160A/LX2162A Soc Support */
 132 #elif defined(CONFIG_ARCH_LX2160A) || defined(CONFIG_ARCH_LX2162A)
 133 #define TZPC_BASE                               0x02200000
 134 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 135 #define SRDS_MAX_LANES  8
 136 #ifndef L1_CACHE_BYTES
 137 #define L1_CACHE_SHIFT          6
 138 #define L1_CACHE_BYTES          BIT(L1_CACHE_SHIFT)
 139 #endif
 140 #define CFG_SYS_FSL_CLUSTER_CLOCKS              { 1, 1, 1, 1, 4, 4, 4, 4 }
 141
 142 #define CFG_SYS_PAGE_SIZE                       0x10000
 143
 144 #define CFG_SYS_FSL_OCRAM_BASE          0x18000000 /* initial RAM */
 145 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M space */
 146 #define CFG_SYS_FSL_OCRAM_SIZE          0x00040000 /* Real size 256K */
 147
 148 /* DDR */
 149 #define CFG_SYS_DDR_BLOCK1_SIZE         ((phys_size_t)2 << 30)
 150 #define CFG_MAX_MEM_MAPPED                      CFG_SYS_DDR_BLOCK1_SIZE
 151
 152 /* Generic Interrupt Controller Definitions */
 153 #define GICD_BASE                               0x06000000
 154 #define GICR_BASE                               0x06200000
 155
 156 /* SMMU Definitions */
 157 #define SMMU_BASE                               0x05000000 /* GR0 Base */
 158
 159 /* DCFG - GUR */
 160
 161 #elif defined(CONFIG_ARCH_LS1028A)
 162 #define CFG_SYS_FSL_CLUSTER_CLOCKS              { 1, 1 }
 163
 164 /* TZ Protection Controller Definitions */
 165 #define TZPC_BASE                               0x02200000
 166 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
 167 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
 168 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 169 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
 170 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
 171 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
 172 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
 173 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
 174 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
 175 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
 176
 177 #define SRDS_MAX_LANES  4
 178 #define SRDS_BITS_PER_LANE      4
 179
 180 #define CFG_SYS_FSL_OCRAM_BASE          0x18000000 /* initial RAM */
 181 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M */
 182 #define CFG_SYS_FSL_OCRAM_SIZE          0x00040000 /* Real size 256K */
 183
 184 /* Generic Interrupt Controller Definitions */
 185 #define GICD_BASE                               0x06000000
 186 #define GICR_BASE                               0x06040000
 187
 188 /* SMMU Definitions */
 189 #define SMMU_BASE                               0x05000000 /* GR0 Base */
 190
 191 /* DDR */
 192 #define CFG_SYS_DDR_BLOCK1_SIZE ((phys_size_t)2 << 30)
 193 #define CFG_MAX_MEM_MAPPED              CFG_SYS_DDR_BLOCK1_SIZE
 194
 195 /* SEC */
 196
 197 /* DCFG - GUR */
 198
 199 #elif defined(CONFIG_FSL_LSCH2)
 200 #define CFG_SYS_FSL_OCRAM_BASE          0x10000000 /* initial RAM */
 201 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M space */
 202 #define CFG_SYS_FSL_OCRAM_SIZE          0x00020000 /* Real size 128K */
 203
 204 #define DCSR_DCFG_SBEESR2                       0x20140534
 205 #define DCSR_DCFG_MBEESR2                       0x20140544
 206
 207 /* SoC related */
 208 #ifdef CONFIG_ARCH_LS1043A
 209 #define CFG_SYS_NUM_FMAN                        1
 210 #define CFG_SYS_NUM_FM1_DTSEC           7
 211 #define CFG_SYS_NUM_FM1_10GEC           1
 212 #define CFG_SYS_DDR_BLOCK1_SIZE         ((phys_size_t)2 << 30)
 213 #define CFG_MAX_MEM_MAPPED                      CFG_SYS_DDR_BLOCK1_SIZE
 214
 215 #define QE_MURAM_SIZE           0x6000UL
 216 #define MAX_QE_RISC             1
 217 #define QE_NUM_OF_SNUM          28
 218
 219 /* SMMU Defintions */
 220 #define SMMU_BASE               0x09000000
 221
 222 /* Generic Interrupt Controller Definitions */
 223 #define GICD_BASE               0x01401000
 224 #define GICC_BASE               0x01402000
 225 #define GICH_BASE               0x01404000
 226 #define GICV_BASE               0x01406000
 227 #define GICD_SIZE               0x1000
 228 #define GICC_SIZE               0x2000
 229 #define GICH_SIZE               0x2000
 230 #define GICV_SIZE               0x2000
 231 #ifdef CONFIG_HAS_FEATURE_GIC64K_ALIGN
 232 #define GICD_BASE_64K           0x01410000
 233 #define GICC_BASE_64K           0x01420000
 234 #define GICH_BASE_64K           0x01440000
 235 #define GICV_BASE_64K           0x01460000
 236 #define GICD_SIZE_64K           0x10000
 237 #define GICC_SIZE_64K           0x20000
 238 #define GICH_SIZE_64K           0x20000
 239 #define GICV_SIZE_64K           0x20000
 240 #endif
 241
 242 #define DCFG_CCSR_SVR           0x1ee00a4
 243 #define REV1_0                  0x10
 244 #define REV1_1                  0x11
 245 #define GIC_ADDR_BIT            31
 246 #define SCFG_GIC400_ALIGN       0x1570188
 247
 248 #elif defined(CONFIG_ARCH_LS1012A)
 249 #define GICD_BASE               0x01401000
 250 #define GICC_BASE               0x01402000
 251 #define CFG_SYS_DDR_BLOCK1_SIZE ((phys_size_t)2 << 30)
 252 #define CFG_MAX_MEM_MAPPED              CFG_SYS_DDR_BLOCK1_SIZE
 253
 254 #elif defined(CONFIG_ARCH_LS1046A)
 255 #define CFG_SYS_NUM_FMAN                        1
 256 #define CFG_SYS_NUM_FM1_DTSEC           8
 257 #define CFG_SYS_NUM_FM1_10GEC           2
 258 #define CFG_SYS_DDR_BLOCK1_SIZE  ((phys_size_t)2 << 30)
 259 #define CFG_MAX_MEM_MAPPED           CFG_SYS_DDR_BLOCK1_SIZE
 260
 261 /* SMMU Defintions */
 262 #define SMMU_BASE               0x09000000
 263
 264 /* Generic Interrupt Controller Definitions */
 265 #define GICD_BASE               0x01410000
 266 #define GICC_BASE               0x01420000
 267 #else
 268 #error SoC not defined
 269 #endif
 270 #endif
 271
 272 #endif /* _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_ */