arch/arm/include/asm/arch-fsl-layerscape/config.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2016-2018, 2020 NXP
   4  * Copyright 2015, Freescale Semiconductor
   5  */
   6
   7 #ifndef _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_
   8 #define _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_
   9
  10 #include <linux/kconfig.h>
  11 #include <fsl_ddrc_version.h>
  12
  13 #ifndef __ASSEMBLY__
  14 #include <linux/bitops.h>
  15 #endif
  16
  17 #define CONFIG_STANDALONE_LOAD_ADDR     0x80300000
  18
  19 /*
  20  * Reserve secure memory
  21  * To be aligned with MMU block size
  22  */
  23 #define CONFIG_SYS_MEM_RESERVE_SECURE   (66 * 1024 * 1024)      /* 66MB */
  24 #define SPL_TLB_SETBACK 0x1000000       /* 16MB under effective memory top */
  25
  26 #ifdef CONFIG_ARCH_LS2080A
  27 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS           { 1, 1, 4, 4 }
  28 #define SRDS_MAX_LANES  8
  29 #define CONFIG_SYS_PAGE_SIZE            0x10000
  30 #ifndef L1_CACHE_BYTES
  31 #define L1_CACHE_SHIFT          6
  32 #define L1_CACHE_BYTES          BIT(L1_CACHE_SHIFT)
  33 #endif
  34
  35 #define CONFIG_SYS_FSL_OCRAM_BASE       0x18000000 /* initial RAM */
  36 #define SYS_FSL_OCRAM_SPACE_SIZE        0x00200000 /* 2M space */
  37 #define CONFIG_SYS_FSL_OCRAM_SIZE       0x00020000 /* Real size 128K */
  38
  39 /* DDR */
  40 #define CONFIG_SYS_DDR_BLOCK1_SIZE      ((phys_size_t)2 << 30)
  41 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
  42
  43 #define CONFIG_SYS_MEMAC_LITTLE_ENDIAN
  44
  45 /* Generic Interrupt Controller Definitions */
  46 #define GICD_BASE                       0x06000000
  47 #define GICR_BASE                       0x06100000
  48
  49 /* SMMU Defintions */
  50 #define SMMU_BASE                       0x05000000 /* GR0 Base */
  51
  52 /* DCFG - GUR */
  53
  54 /* Cache Coherent Interconnect */
  55 #define CCI_MN_BASE                     0x04000000
  56 #define CCI_MN_RNF_NODEID_LIST          0x180
  57 #define CCI_MN_DVM_DOMAIN_CTL           0x200
  58 #define CCI_MN_DVM_DOMAIN_CTL_SET       0x210
  59
  60 #define CCI_HN_F_0_BASE                 (CCI_MN_BASE + 0x200000)
  61 #define CCI_HN_F_1_BASE                 (CCI_MN_BASE + 0x210000)
  62 #define CCN_HN_F_SAM_CTL                0x8     /* offset on base HN_F base */
  63 #define CCN_HN_F_SAM_NODEID_MASK        0x7f
  64 #define CCN_HN_F_SAM_NODEID_DDR0        0x4
  65 #define CCN_HN_F_SAM_NODEID_DDR1        0xe
  66
  67 #define CCI_RN_I_0_BASE                 (CCI_MN_BASE + 0x800000)
  68 #define CCI_RN_I_2_BASE                 (CCI_MN_BASE + 0x820000)
  69 #define CCI_RN_I_6_BASE                 (CCI_MN_BASE + 0x860000)
  70 #define CCI_RN_I_12_BASE                (CCI_MN_BASE + 0x8C0000)
  71 #define CCI_RN_I_16_BASE                (CCI_MN_BASE + 0x900000)
  72 #define CCI_RN_I_20_BASE                (CCI_MN_BASE + 0x940000)
  73
  74 #define CCI_S0_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x10)
  75 #define CCI_S1_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x110)
  76 #define CCI_S2_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x210)
  77
  78 #define CCI_AUX_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x0500)
  79
  80 /* TZ Protection Controller Definitions */
  81 #define TZPC_BASE                               0x02200000
  82 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
  83 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
  84 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
  85 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
  86 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
  87 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
  88 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
  89 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
  90 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
  91 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
  92
  93 #define DCSR_CGACRE5            0x700070914ULL
  94 #define EPU_EPCMPR5             0x700060914ULL
  95 #define EPU_EPCCR5              0x700060814ULL
  96 #define EPU_EPSMCR5             0x700060228ULL
  97 #define EPU_EPECR5              0x700060314ULL
  98 #define EPU_EPCTR5              0x700060a14ULL
  99 #define EPU_EPGCR               0x700060000ULL
 100
 101 #define CONFIG_SYS_FSL_ERRATUM_A008751
 102
 103 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 104
 105 #elif defined(CONFIG_ARCH_LS1088A)
 106 #define CONFIG_SYS_FSL_NUM_CC_PLLS              3
 107 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS           { 1, 1 }
 108 #define CONFIG_SYS_PAGE_SIZE            0x10000
 109
 110 #define SRDS_MAX_LANES  4
 111 #define SRDS_BITS_PER_LANE      4
 112
 113 /* TZ Protection Controller Definitions */
 114 #define TZPC_BASE                               0x02200000
 115 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
 116 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
 117 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 118 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
 119 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
 120 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
 121 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
 122 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
 123 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
 124 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
 125
 126 /* Generic Interrupt Controller Definitions */
 127 #define GICD_BASE                       0x06000000
 128 #define GICR_BASE                       0x06100000
 129
 130 /* SMMU Defintions */
 131 #define SMMU_BASE                       0x05000000 /* GR0 Base */
 132
 133 /* DDR */
 134 #define CONFIG_SYS_DDR_BLOCK1_SIZE      ((phys_size_t)2 << 30)
 135 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
 136
 137 #define CONFIG_SYS_MEMAC_LITTLE_ENDIAN
 138
 139 /* DCFG - GUR */
 140 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC   1
 141 #define CONFIG_SYS_FSL_OCRAM_BASE       0x18000000 /* initial RAM */
 142 #define SYS_FSL_OCRAM_SPACE_SIZE        0x00200000 /* 2M space */
 143 #define CONFIG_SYS_FSL_OCRAM_SIZE       0x00020000 /* Real size 128K */
 144
 145 /* LX2160A/LX2162A Soc Support */
 146 #elif defined(CONFIG_ARCH_LX2160A) || defined(CONFIG_ARCH_LX2162A)
 147 #define TZPC_BASE                               0x02200000
 148 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 149 #define SRDS_MAX_LANES  8
 150 #ifndef L1_CACHE_BYTES
 151 #define L1_CACHE_SHIFT          6
 152 #define L1_CACHE_BYTES          BIT(L1_CACHE_SHIFT)
 153 #endif
 154 #define CONFIG_SYS_FSL_CORES_PER_CLUSTER        2
 155 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS           { 1, 1, 1, 1, 4, 4, 4, 4 }
 156 #define CONFIG_SYS_FSL_NUM_CC_PLLS              4
 157
 158 #define CONFIG_SYS_PAGE_SIZE                    0x10000
 159
 160 #define CONFIG_SYS_FSL_OCRAM_BASE               0x18000000 /* initial RAM */
 161 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M space */
 162 #define CONFIG_SYS_FSL_OCRAM_SIZE               0x00040000 /* Real size 256K */
 163
 164 /* DDR */
 165 #define CONFIG_SYS_DDR_BLOCK1_SIZE              ((phys_size_t)2 << 30)
 166 #define CONFIG_MAX_MEM_MAPPED                   CONFIG_SYS_DDR_BLOCK1_SIZE
 167
 168 #define CONFIG_SYS_MEMAC_LITTLE_ENDIAN
 169
 170 /* Generic Interrupt Controller Definitions */
 171 #define GICD_BASE                               0x06000000
 172 #define GICR_BASE                               0x06200000
 173
 174 /* SMMU Definitions */
 175 #define SMMU_BASE                               0x05000000 /* GR0 Base */
 176
 177 /* DCFG - GUR */
 178
 179 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 180
 181 #elif defined(CONFIG_ARCH_LS1028A)
 182 #define CONFIG_SYS_FSL_NUM_CC_PLLS              3
 183 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS           { 1, 1 }
 184 #define CONFIG_FSL_TZASC_400
 185
 186 /* TZ Protection Controller Definitions */
 187 #define TZPC_BASE                               0x02200000
 188 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
 189 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
 190 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 191 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
 192 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
 193 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
 194 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
 195 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
 196 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
 197 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
 198
 199 #define SRDS_MAX_LANES  4
 200 #define SRDS_BITS_PER_LANE      4
 201
 202 #define CONFIG_SYS_FSL_OCRAM_BASE               0x18000000 /* initial RAM */
 203 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M */
 204 #define CONFIG_SYS_FSL_OCRAM_SIZE               0x00040000 /* Real size 256K */
 205
 206 /* Generic Interrupt Controller Definitions */
 207 #define GICD_BASE                               0x06000000
 208 #define GICR_BASE                               0x06040000
 209
 210 /* SMMU Definitions */
 211 #define SMMU_BASE                               0x05000000 /* GR0 Base */
 212
 213 /* DDR */
 214 #define CONFIG_SYS_DDR_BLOCK1_SIZE      ((phys_size_t)2 << 30)
 215 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
 216
 217 #define CONFIG_SYS_MEMAC_LITTLE_ENDIAN
 218
 219 /* SEC */
 220 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 221
 222 /* DCFG - GUR */
 223
 224 #elif defined(CONFIG_FSL_LSCH2)
 225 #define CONFIG_SYS_FSL_OCRAM_BASE               0x10000000 /* initial RAM */
 226 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M space */
 227 #define CONFIG_SYS_FSL_OCRAM_SIZE               0x00020000 /* Real size 128K */
 228
 229 #define DCSR_DCFG_SBEESR2                       0x20140534
 230 #define DCSR_DCFG_MBEESR2                       0x20140544
 231
 232 #define CONFIG_SYS_FSL_WDOG_BE
 233 #define CONFIG_SYS_FSL_DSPI_BE
 234
 235 /* SoC related */
 236 #ifdef CONFIG_ARCH_LS1043A
 237 #define CONFIG_SYS_FSL_QMAN_V3
 238 #define CONFIG_SYS_NUM_FMAN                     1
 239 #define CONFIG_SYS_NUM_FM1_DTSEC                7
 240 #define CONFIG_SYS_NUM_FM1_10GEC                1
 241 #define CONFIG_SYS_DDR_BLOCK1_SIZE              ((phys_size_t)2 << 30)
 242 #define CONFIG_MAX_MEM_MAPPED                   CONFIG_SYS_DDR_BLOCK1_SIZE
 243
 244 #define QE_MURAM_SIZE           0x6000UL
 245 #define MAX_QE_RISC             1
 246 #define QE_NUM_OF_SNUM          28
 247
 248 /* SMMU Defintions */
 249 #define SMMU_BASE               0x09000000
 250
 251 /* Generic Interrupt Controller Definitions */
 252 #define GICD_BASE               0x01401000
 253 #define GICC_BASE               0x01402000
 254 #define GICH_BASE               0x01404000
 255 #define GICV_BASE               0x01406000
 256 #define GICD_SIZE               0x1000
 257 #define GICC_SIZE               0x2000
 258 #define GICH_SIZE               0x2000
 259 #define GICV_SIZE               0x2000
 260 #ifdef CONFIG_HAS_FEATURE_GIC64K_ALIGN
 261 #define GICD_BASE_64K           0x01410000
 262 #define GICC_BASE_64K           0x01420000
 263 #define GICH_BASE_64K           0x01440000
 264 #define GICV_BASE_64K           0x01460000
 265 #define GICD_SIZE_64K           0x10000
 266 #define GICC_SIZE_64K           0x20000
 267 #define GICH_SIZE_64K           0x20000
 268 #define GICV_SIZE_64K           0x20000
 269 #endif
 270
 271 #define DCFG_CCSR_SVR           0x1ee00a4
 272 #define REV1_0                  0x10
 273 #define REV1_1                  0x11
 274 #define GIC_ADDR_BIT            31
 275 #define SCFG_GIC400_ALIGN       0x1570188
 276
 277 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 278
 279 #elif defined(CONFIG_ARCH_LS1012A)
 280 #define GICD_BASE               0x01401000
 281 #define GICC_BASE               0x01402000
 282 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 283 #define CONFIG_SYS_DDR_BLOCK1_SIZE      ((phys_size_t)2 << 30)
 284 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
 285
 286 #elif defined(CONFIG_ARCH_LS1046A)
 287 #define CONFIG_SYS_FSL_QMAN_V3
 288 #define CONFIG_SYS_NUM_FMAN                     1
 289 #define CONFIG_SYS_NUM_FM1_DTSEC                8
 290 #define CONFIG_SYS_NUM_FM1_10GEC                2
 291 #define CONFIG_SYS_DDR_BLOCK1_SIZE  ((phys_size_t)2 << 30)
 292 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
 293
 294 /* SMMU Defintions */
 295 #define SMMU_BASE               0x09000000
 296
 297 /* Generic Interrupt Controller Definitions */
 298 #define GICD_BASE               0x01410000
 299 #define GICC_BASE               0x01420000
 300
 301 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 302 #else
 303 #error SoC not defined
 304 #endif
 305 #endif
 306
 307 #endif /* _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_ */