arch/arm/include/asm/arch-fsl-layerscape/config.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2016-2018, 2020 NXP
   4  * Copyright 2015, Freescale Semiconductor
   5  */
   6
   7 #ifndef _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_
   8 #define _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_
   9
  10 #include <linux/kconfig.h>
  11 #include <fsl_ddrc_version.h>
  12
  13 #ifndef __ASSEMBLY__
  14 #include <linux/bitops.h>
  15 #endif
  16
  17 #define CONFIG_STANDALONE_LOAD_ADDR     0x80300000
  18
  19 /*
  20  * Reserve secure memory
  21  * To be aligned with MMU block size
  22  */
  23 #define CONFIG_SYS_MEM_RESERVE_SECURE   (66 * 1024 * 1024)      /* 66MB */
  24 #define SPL_TLB_SETBACK 0x1000000       /* 16MB under effective memory top */
  25
  26 #ifdef CONFIG_ARCH_LS2080A
  27 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS           { 1, 1, 4, 4 }
  28 #define SRDS_MAX_LANES  8
  29 #define CONFIG_SYS_PAGE_SIZE            0x10000
  30 #ifndef L1_CACHE_BYTES
  31 #define L1_CACHE_SHIFT          6
  32 #define L1_CACHE_BYTES          BIT(L1_CACHE_SHIFT)
  33 #endif
  34
  35 #define CONFIG_SYS_FSL_OCRAM_BASE       0x18000000 /* initial RAM */
  36 #define SYS_FSL_OCRAM_SPACE_SIZE        0x00200000 /* 2M space */
  37 #define CONFIG_SYS_FSL_OCRAM_SIZE       0x00020000 /* Real size 128K */
  38
  39 /* DDR */
  40 #define CONFIG_SYS_DDR_BLOCK1_SIZE      ((phys_size_t)2 << 30)
  41 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
  42
  43 #define CONFIG_SYS_FSL_CCSR_GUR_LE
  44 #define CONFIG_SYS_FSL_CCSR_SCFG_LE
  45 #define CONFIG_SYS_FSL_ESDHC_LE
  46 #define CONFIG_SYS_FSL_IFC_LE
  47 #define CONFIG_SYS_FSL_PEX_LUT_LE
  48
  49 #define CONFIG_SYS_MEMAC_LITTLE_ENDIAN
  50
  51 /* Generic Interrupt Controller Definitions */
  52 #define GICD_BASE                       0x06000000
  53 #define GICR_BASE                       0x06100000
  54
  55 /* SMMU Defintions */
  56 #define SMMU_BASE                       0x05000000 /* GR0 Base */
  57
  58 /* DCFG - GUR */
  59 #define CONFIG_SYS_FSL_CCSR_GUR_LE
  60
  61 /* Cache Coherent Interconnect */
  62 #define CCI_MN_BASE                     0x04000000
  63 #define CCI_MN_RNF_NODEID_LIST          0x180
  64 #define CCI_MN_DVM_DOMAIN_CTL           0x200
  65 #define CCI_MN_DVM_DOMAIN_CTL_SET       0x210
  66
  67 #define CCI_HN_F_0_BASE                 (CCI_MN_BASE + 0x200000)
  68 #define CCI_HN_F_1_BASE                 (CCI_MN_BASE + 0x210000)
  69 #define CCN_HN_F_SAM_CTL                0x8     /* offset on base HN_F base */
  70 #define CCN_HN_F_SAM_NODEID_MASK        0x7f
  71 #define CCN_HN_F_SAM_NODEID_DDR0        0x4
  72 #define CCN_HN_F_SAM_NODEID_DDR1        0xe
  73
  74 #define CCI_RN_I_0_BASE                 (CCI_MN_BASE + 0x800000)
  75 #define CCI_RN_I_2_BASE                 (CCI_MN_BASE + 0x820000)
  76 #define CCI_RN_I_6_BASE                 (CCI_MN_BASE + 0x860000)
  77 #define CCI_RN_I_12_BASE                (CCI_MN_BASE + 0x8C0000)
  78 #define CCI_RN_I_16_BASE                (CCI_MN_BASE + 0x900000)
  79 #define CCI_RN_I_20_BASE                (CCI_MN_BASE + 0x940000)
  80
  81 #define CCI_S0_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x10)
  82 #define CCI_S1_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x110)
  83 #define CCI_S2_QOS_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x210)
  84
  85 #define CCI_AUX_CONTROL_BASE(x) ((CCI_RN_I_0_BASE + (x * 0x10000)) + 0x0500)
  86
  87 /* TZ Protection Controller Definitions */
  88 #define TZPC_BASE                               0x02200000
  89 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
  90 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
  91 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
  92 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
  93 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
  94 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
  95 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
  96 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
  97 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
  98 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
  99
 100 #define DCSR_CGACRE5            0x700070914ULL
 101 #define EPU_EPCMPR5             0x700060914ULL
 102 #define EPU_EPCCR5              0x700060814ULL
 103 #define EPU_EPSMCR5             0x700060228ULL
 104 #define EPU_EPECR5              0x700060314ULL
 105 #define EPU_EPCTR5              0x700060a14ULL
 106 #define EPU_EPGCR               0x700060000ULL
 107
 108 #define CONFIG_SYS_FSL_ERRATUM_A008751
 109
 110 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 111
 112 #elif defined(CONFIG_ARCH_LS1088A)
 113 #define CONFIG_SYS_FSL_NUM_CC_PLLS              3
 114 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS           { 1, 1 }
 115 #define CONFIG_SYS_PAGE_SIZE            0x10000
 116
 117 #define SRDS_MAX_LANES  4
 118 #define SRDS_BITS_PER_LANE      4
 119
 120 /* TZ Protection Controller Definitions */
 121 #define TZPC_BASE                               0x02200000
 122 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
 123 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
 124 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 125 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
 126 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
 127 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
 128 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
 129 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
 130 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
 131 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
 132
 133 /* Generic Interrupt Controller Definitions */
 134 #define GICD_BASE                       0x06000000
 135 #define GICR_BASE                       0x06100000
 136
 137 /* SMMU Defintions */
 138 #define SMMU_BASE                       0x05000000 /* GR0 Base */
 139
 140 /* DDR */
 141 #define CONFIG_SYS_DDR_BLOCK1_SIZE      ((phys_size_t)2 << 30)
 142 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
 143
 144 #define CONFIG_SYS_FSL_CCSR_GUR_LE
 145 #define CONFIG_SYS_FSL_CCSR_SCFG_LE
 146 #define CONFIG_SYS_FSL_ESDHC_LE
 147 #define CONFIG_SYS_FSL_IFC_LE
 148 #define CONFIG_SYS_FSL_PEX_LUT_LE
 149
 150 #define CONFIG_SYS_MEMAC_LITTLE_ENDIAN
 151
 152 /* DCFG - GUR */
 153 #define CONFIG_SYS_FSL_CCSR_GUR_LE
 154 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC   1
 155 #define CONFIG_SYS_FSL_OCRAM_BASE       0x18000000 /* initial RAM */
 156 #define SYS_FSL_OCRAM_SPACE_SIZE        0x00200000 /* 2M space */
 157 #define CONFIG_SYS_FSL_OCRAM_SIZE       0x00020000 /* Real size 128K */
 158
 159 /* LX2160A/LX2162A Soc Support */
 160 #elif defined(CONFIG_ARCH_LX2160A) || defined(CONFIG_ARCH_LX2162A)
 161 #define TZPC_BASE                               0x02200000
 162 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 163 #define SRDS_MAX_LANES  8
 164 #ifndef L1_CACHE_BYTES
 165 #define L1_CACHE_SHIFT          6
 166 #define L1_CACHE_BYTES          BIT(L1_CACHE_SHIFT)
 167 #endif
 168 #define CONFIG_SYS_FSL_CORES_PER_CLUSTER        2
 169 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS           { 1, 1, 1, 1, 4, 4, 4, 4 }
 170 #define CONFIG_SYS_FSL_NUM_CC_PLLS              4
 171
 172 #define CONFIG_SYS_PAGE_SIZE                    0x10000
 173
 174 #define CONFIG_SYS_FSL_OCRAM_BASE               0x18000000 /* initial RAM */
 175 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M space */
 176 #define CONFIG_SYS_FSL_OCRAM_SIZE               0x00040000 /* Real size 256K */
 177
 178 /* DDR */
 179 #define CONFIG_SYS_DDR_BLOCK1_SIZE              ((phys_size_t)2 << 30)
 180 #define CONFIG_MAX_MEM_MAPPED                   CONFIG_SYS_DDR_BLOCK1_SIZE
 181
 182 #define CONFIG_SYS_FSL_CCSR_GUR_LE
 183 #define CONFIG_SYS_FSL_CCSR_SCFG_LE
 184 #define CONFIG_SYS_FSL_ESDHC_LE
 185 #define CONFIG_SYS_FSL_PEX_LUT_LE
 186
 187 #define CONFIG_SYS_MEMAC_LITTLE_ENDIAN
 188
 189 /* Generic Interrupt Controller Definitions */
 190 #define GICD_BASE                               0x06000000
 191 #define GICR_BASE                               0x06200000
 192
 193 /* SMMU Definitions */
 194 #define SMMU_BASE                               0x05000000 /* GR0 Base */
 195
 196 /* DCFG - GUR */
 197 #define CONFIG_SYS_FSL_CCSR_GUR_LE
 198
 199 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 200
 201 #elif defined(CONFIG_ARCH_LS1028A)
 202 #define CONFIG_SYS_FSL_NUM_CC_PLLS              3
 203 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS           { 1, 1 }
 204 #define CONFIG_FSL_TZASC_400
 205
 206 /* TZ Protection Controller Definitions */
 207 #define TZPC_BASE                               0x02200000
 208 #define TZPCR0SIZE_BASE                         (TZPC_BASE)
 209 #define TZPCDECPROT_0_STAT_BASE                 (TZPC_BASE + 0x800)
 210 #define TZPCDECPROT_0_SET_BASE                  (TZPC_BASE + 0x804)
 211 #define TZPCDECPROT_0_CLR_BASE                  (TZPC_BASE + 0x808)
 212 #define TZPCDECPROT_1_STAT_BASE                 (TZPC_BASE + 0x80C)
 213 #define TZPCDECPROT_1_SET_BASE                  (TZPC_BASE + 0x810)
 214 #define TZPCDECPROT_1_CLR_BASE                  (TZPC_BASE + 0x814)
 215 #define TZPCDECPROT_2_STAT_BASE                 (TZPC_BASE + 0x818)
 216 #define TZPCDECPROT_2_SET_BASE                  (TZPC_BASE + 0x81C)
 217 #define TZPCDECPROT_2_CLR_BASE                  (TZPC_BASE + 0x820)
 218
 219 #define SRDS_MAX_LANES  4
 220 #define SRDS_BITS_PER_LANE      4
 221
 222 #define CONFIG_SYS_FSL_OCRAM_BASE               0x18000000 /* initial RAM */
 223 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M */
 224 #define CONFIG_SYS_FSL_OCRAM_SIZE               0x00040000 /* Real size 256K */
 225
 226 /* Generic Interrupt Controller Definitions */
 227 #define GICD_BASE                               0x06000000
 228 #define GICR_BASE                               0x06040000
 229
 230 /* SMMU Definitions */
 231 #define SMMU_BASE                               0x05000000 /* GR0 Base */
 232
 233 /* DDR */
 234 #define CONFIG_SYS_DDR_BLOCK1_SIZE      ((phys_size_t)2 << 30)
 235 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
 236
 237 #define CONFIG_SYS_FSL_CCSR_GUR_LE
 238 #define CONFIG_SYS_FSL_CCSR_SCFG_LE
 239 #define CONFIG_SYS_FSL_ESDHC_LE
 240 #define CONFIG_SYS_FSL_PEX_LUT_LE
 241
 242 #define CONFIG_SYS_MEMAC_LITTLE_ENDIAN
 243
 244 /* SEC */
 245 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 246
 247 /* DCFG - GUR */
 248 #define CONFIG_SYS_FSL_CCSR_GUR_LE
 249
 250 #elif defined(CONFIG_FSL_LSCH2)
 251 #define CONFIG_SYS_FSL_OCRAM_BASE               0x10000000 /* initial RAM */
 252 #define SYS_FSL_OCRAM_SPACE_SIZE                0x00200000 /* 2M space */
 253 #define CONFIG_SYS_FSL_OCRAM_SIZE               0x00020000 /* Real size 128K */
 254
 255 #define DCSR_DCFG_SBEESR2                       0x20140534
 256 #define DCSR_DCFG_MBEESR2                       0x20140544
 257
 258 #define CONFIG_SYS_FSL_CCSR_SCFG_BE
 259 #define CONFIG_SYS_FSL_ESDHC_BE
 260 #define CONFIG_SYS_FSL_WDOG_BE
 261 #define CONFIG_SYS_FSL_DSPI_BE
 262 #define CONFIG_SYS_FSL_CCSR_GUR_BE
 263 #define CONFIG_SYS_FSL_PEX_LUT_BE
 264
 265 /* SoC related */
 266 #ifdef CONFIG_ARCH_LS1043A
 267 #define CONFIG_SYS_FMAN_V3
 268 #define CONFIG_SYS_FSL_QMAN_V3
 269 #define CONFIG_SYS_NUM_FMAN                     1
 270 #define CONFIG_SYS_NUM_FM1_DTSEC                7
 271 #define CONFIG_SYS_NUM_FM1_10GEC                1
 272 #define CONFIG_SYS_DDR_BLOCK1_SIZE              ((phys_size_t)2 << 30)
 273 #define CONFIG_MAX_MEM_MAPPED                   CONFIG_SYS_DDR_BLOCK1_SIZE
 274
 275 #define QE_MURAM_SIZE           0x6000UL
 276 #define MAX_QE_RISC             1
 277 #define QE_NUM_OF_SNUM          28
 278
 279 #define CONFIG_SYS_FSL_IFC_BE
 280
 281 /* SMMU Defintions */
 282 #define SMMU_BASE               0x09000000
 283
 284 /* Generic Interrupt Controller Definitions */
 285 #define GICD_BASE               0x01401000
 286 #define GICC_BASE               0x01402000
 287 #define GICH_BASE               0x01404000
 288 #define GICV_BASE               0x01406000
 289 #define GICD_SIZE               0x1000
 290 #define GICC_SIZE               0x2000
 291 #define GICH_SIZE               0x2000
 292 #define GICV_SIZE               0x2000
 293 #ifdef CONFIG_HAS_FEATURE_GIC64K_ALIGN
 294 #define GICD_BASE_64K           0x01410000
 295 #define GICC_BASE_64K           0x01420000
 296 #define GICH_BASE_64K           0x01440000
 297 #define GICV_BASE_64K           0x01460000
 298 #define GICD_SIZE_64K           0x10000
 299 #define GICC_SIZE_64K           0x20000
 300 #define GICH_SIZE_64K           0x20000
 301 #define GICV_SIZE_64K           0x20000
 302 #endif
 303
 304 #define DCFG_CCSR_SVR           0x1ee00a4
 305 #define REV1_0                  0x10
 306 #define REV1_1                  0x11
 307 #define GIC_ADDR_BIT            31
 308 #define SCFG_GIC400_ALIGN       0x1570188
 309
 310 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 311
 312 #elif defined(CONFIG_ARCH_LS1012A)
 313 #define GICD_BASE               0x01401000
 314 #define GICC_BASE               0x01402000
 315 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 316 #define CONFIG_SYS_DDR_BLOCK1_SIZE      ((phys_size_t)2 << 30)
 317 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
 318
 319 #elif defined(CONFIG_ARCH_LS1046A)
 320 #define CONFIG_SYS_FMAN_V3
 321 #define CONFIG_SYS_FSL_QMAN_V3
 322 #define CONFIG_SYS_NUM_FMAN                     1
 323 #define CONFIG_SYS_NUM_FM1_DTSEC                8
 324 #define CONFIG_SYS_NUM_FM1_10GEC                2
 325 #define CONFIG_SYS_DDR_BLOCK1_SIZE  ((phys_size_t)2 << 30)
 326 #define CONFIG_MAX_MEM_MAPPED           CONFIG_SYS_DDR_BLOCK1_SIZE
 327
 328 #define CONFIG_SYS_FSL_IFC_BE
 329
 330 /* SMMU Defintions */
 331 #define SMMU_BASE               0x09000000
 332
 333 /* Generic Interrupt Controller Definitions */
 334 #define GICD_BASE               0x01410000
 335 #define GICC_BASE               0x01420000
 336
 337 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC           1
 338 #else
 339 #error SoC not defined
 340 #endif
 341 #endif
 342
 343 #endif /* _ASM_ARMV8_FSL_LAYERSCAPE_CONFIG_H_ */