arch/arm/cpu/armv8/fsl-layerscape/soc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2014-2015 Freescale Semiconductor
   4  * Copyright 2019-2020 NXP
   5  */
   6
   7 #include <common.h>
   8 #include <clock_legacy.h>
   9 #include <cpu_func.h>
  10 #include <env.h>
  11 #include <fsl_immap.h>
  12 #include <fsl_ifc.h>
  13 #include <init.h>
  14 #include <linux/sizes.h>
  15 #include <log.h>
  16 #include <asm/arch/fsl_serdes.h>
  17 #include <asm/arch/soc.h>
  18 #include <asm/cache.h>
  19 #include <asm/io.h>
  20 #include <asm/global_data.h>
  21 #include <asm/arch-fsl-layerscape/config.h>
  22 #include <asm/arch-fsl-layerscape/ns_access.h>
  23 #include <asm/arch-fsl-layerscape/fsl_icid.h>
  24 #include <asm/gic-v3.h>
  25 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
  26 #include <fsl_csu.h>
  27 #endif
  28 #ifdef CONFIG_SYS_FSL_DDR
  29 #include <fsl_ddr_sdram.h>
  30 #include <fsl_ddr.h>
  31 #endif
  32 #ifdef CONFIG_CHAIN_OF_TRUST
  33 #include <fsl_validate.h>
  34 #endif
  35 #include <fsl_immap.h>
  36 #ifdef CONFIG_TFABOOT
  37 #include <env_internal.h>
  38 #endif
  39 #include <dm.h>
  40 #include <dm/device_compat.h>
  41 #include <linux/err.h>
  42 #if defined(CONFIG_TFABOOT) || defined(CONFIG_GIC_V3_ITS)
  43 DECLARE_GLOBAL_DATA_PTR;
  44 #endif
  45
  46 #ifdef CONFIG_GIC_V3_ITS
  47 int ls_gic_rd_tables_init(void *blob)
  48 {
  49         struct fdt_memory lpi_base;
  50         fdt_addr_t addr;
  51         fdt_size_t size;
  52         int offset, ret;
  53
  54         offset = fdt_path_offset(gd->fdt_blob, "/syscon@0x80000000");
  55         addr = fdtdec_get_addr_size_auto_noparent(gd->fdt_blob, offset, "reg",
  56                                                   0, &size, false);
  57
  58         lpi_base.start = addr;
  59         lpi_base.end = addr + size - 1;
  60         ret = fdtdec_add_reserved_memory(blob, "lpi_rd_table", &lpi_base, NULL, false);
  61         if (ret) {
  62                 debug("%s: failed to add reserved memory\n", __func__);
  63                 return ret;
  64         }
  65
  66         ret = gic_lpi_tables_init();
  67         if (ret)
  68                 debug("%s: failed to init gic-lpi-tables\n", __func__);
  69
  70         return ret;
  71 }
  72 #endif
  73
  74 bool soc_has_dp_ddr(void)
  75 {
  76         struct ccsr_gur __iomem *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
  77         u32 svr = gur_in32(&gur->svr);
  78
  79         /* LS2085A, LS2088A, LS2048A has DP_DDR */
  80         if ((SVR_SOC_VER(svr) == SVR_LS2085A) ||
  81             (SVR_SOC_VER(svr) == SVR_LS2088A) ||
  82             (SVR_SOC_VER(svr) == SVR_LS2048A))
  83                 return true;
  84
  85         return false;
  86 }
  87
  88 bool soc_has_aiop(void)
  89 {
  90         struct ccsr_gur __iomem *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
  91         u32 svr = gur_in32(&gur->svr);
  92
  93         /* LS2085A has AIOP */
  94         if (SVR_SOC_VER(svr) == SVR_LS2085A)
  95                 return true;
  96
  97         return false;
  98 }
  99
 100 static inline void set_usb_txvreftune(u32 __iomem *scfg, u32 offset)
 101 {
 102         scfg_clrsetbits32(scfg + offset / 4,
 103                         0xF << 6,
 104                         SCFG_USB_TXVREFTUNE << 6);
 105 }
 106
 107 static void erratum_a009008(void)
 108 {
 109 #ifdef CONFIG_SYS_FSL_ERRATUM_A009008
 110         u32 __iomem *scfg = (u32 __iomem *)SCFG_BASE;
 111
 112 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 113         defined(CONFIG_ARCH_LS1012A)
 114         set_usb_txvreftune(scfg, SCFG_USB3PRM1CR_USB1);
 115 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 116         set_usb_txvreftune(scfg, SCFG_USB3PRM1CR_USB2);
 117         set_usb_txvreftune(scfg, SCFG_USB3PRM1CR_USB3);
 118 #endif
 119 #elif defined(CONFIG_ARCH_LS2080A)
 120         set_usb_txvreftune(scfg, SCFG_USB3PRM1CR);
 121 #endif
 122 #endif /* CONFIG_SYS_FSL_ERRATUM_A009008 */
 123 }
 124
 125 static inline void set_usb_sqrxtune(u32 __iomem *scfg, u32 offset)
 126 {
 127         scfg_clrbits32(scfg + offset / 4,
 128                         SCFG_USB_SQRXTUNE_MASK << 23);
 129 }
 130
 131 static void erratum_a009798(void)
 132 {
 133 #ifdef CONFIG_SYS_FSL_ERRATUM_A009798
 134         u32 __iomem *scfg = (u32 __iomem *)SCFG_BASE;
 135
 136 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 137         defined(CONFIG_ARCH_LS1012A)
 138         set_usb_sqrxtune(scfg, SCFG_USB3PRM1CR_USB1);
 139 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 140         set_usb_sqrxtune(scfg, SCFG_USB3PRM1CR_USB2);
 141         set_usb_sqrxtune(scfg, SCFG_USB3PRM1CR_USB3);
 142 #endif
 143 #elif defined(CONFIG_ARCH_LS2080A)
 144         set_usb_sqrxtune(scfg, SCFG_USB3PRM1CR);
 145 #endif
 146 #endif /* CONFIG_SYS_FSL_ERRATUM_A009798 */
 147 }
 148
 149 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 150         defined(CONFIG_ARCH_LS1012A)
 151 static inline void set_usb_pcstxswingfull(u32 __iomem *scfg, u32 offset)
 152 {
 153         scfg_clrsetbits32(scfg + offset / 4,
 154                         0x7F << 9,
 155                         SCFG_USB_PCSTXSWINGFULL << 9);
 156 }
 157 #endif
 158
 159 static void erratum_a008997(void)
 160 {
 161 #ifdef CONFIG_SYS_FSL_ERRATUM_A008997
 162 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 163         defined(CONFIG_ARCH_LS1012A)
 164         u32 __iomem *scfg = (u32 __iomem *)SCFG_BASE;
 165
 166         set_usb_pcstxswingfull(scfg, SCFG_USB3PRM2CR_USB1);
 167 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 168         set_usb_pcstxswingfull(scfg, SCFG_USB3PRM2CR_USB2);
 169         set_usb_pcstxswingfull(scfg, SCFG_USB3PRM2CR_USB3);
 170 #endif
 171 #elif defined(CONFIG_ARCH_LS1028A)
 172         clrsetbits_le32(DCSR_BASE +  DCSR_USB_IOCR1,
 173                         0x7F << 11,
 174                         DCSR_USB_PCSTXSWINGFULL << 11);
 175 #endif
 176 #endif /* CONFIG_SYS_FSL_ERRATUM_A008997 */
 177 }
 178
 179 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 180         defined(CONFIG_ARCH_LS1012A)
 181
 182 #define PROGRAM_USB_PHY_RX_OVRD_IN_HI(phy)      \
 183         out_be16((phy) + SCFG_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_1);      \
 184         out_be16((phy) + SCFG_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_2);      \
 185         out_be16((phy) + SCFG_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_3);      \
 186         out_be16((phy) + SCFG_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_4)
 187
 188 #elif defined(CONFIG_ARCH_LS2080A) || defined(CONFIG_ARCH_LS1088A) || \
 189         defined(CONFIG_ARCH_LS1028A) || defined(CONFIG_ARCH_LX2160A) || \
 190         defined(CONFIG_ARCH_LX2162A)
 191
 192 #define PROGRAM_USB_PHY_RX_OVRD_IN_HI(phy)      \
 193         out_le16((phy) + DCSR_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_1); \
 194         out_le16((phy) + DCSR_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_2); \
 195         out_le16((phy) + DCSR_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_3); \
 196         out_le16((phy) + DCSR_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_4)
 197
 198 #endif
 199
 200 static void erratum_a009007(void)
 201 {
 202 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 203         defined(CONFIG_ARCH_LS1012A)
 204         void __iomem *usb_phy = (void __iomem *)SCFG_USB_PHY1;
 205
 206         PROGRAM_USB_PHY_RX_OVRD_IN_HI(usb_phy);
 207 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 208         usb_phy = (void __iomem *)SCFG_USB_PHY2;
 209         PROGRAM_USB_PHY_RX_OVRD_IN_HI(usb_phy);
 210
 211         usb_phy = (void __iomem *)SCFG_USB_PHY3;
 212         PROGRAM_USB_PHY_RX_OVRD_IN_HI(usb_phy);
 213 #endif
 214 #elif defined(CONFIG_ARCH_LS2080A) || defined(CONFIG_ARCH_LS1088A) || \
 215         defined(CONFIG_ARCH_LS1028A)
 216         void __iomem *dcsr = (void __iomem *)DCSR_BASE;
 217
 218         PROGRAM_USB_PHY_RX_OVRD_IN_HI(dcsr + DCSR_USB_PHY1);
 219         PROGRAM_USB_PHY_RX_OVRD_IN_HI(dcsr + DCSR_USB_PHY2);
 220 #endif /* CONFIG_SYS_FSL_ERRATUM_A009007 */
 221 }
 222
 223 #if defined(CONFIG_FSL_LSCH3)
 224 static void erratum_a050106(void)
 225 {
 226 #if defined(CONFIG_ARCH_LX2160A) || defined(CONFIG_ARCH_LX2162A)
 227         void __iomem *dcsr = (void __iomem *)DCSR_BASE;
 228
 229         PROGRAM_USB_PHY_RX_OVRD_IN_HI(dcsr + DCSR_USB_PHY1);
 230         PROGRAM_USB_PHY_RX_OVRD_IN_HI(dcsr + DCSR_USB_PHY2);
 231 #endif
 232 }
 233 /*
 234  * This erratum requires setting a value to eddrtqcr1 to
 235  * optimal the DDR performance.
 236  */
 237 static void erratum_a008336(void)
 238 {
 239 #ifdef CONFIG_SYS_FSL_ERRATUM_A008336
 240         u32 *eddrtqcr1;
 241
 242 #ifdef CONFIG_SYS_FSL_DCSR_DDR_ADDR
 243         eddrtqcr1 = (void *)CONFIG_SYS_FSL_DCSR_DDR_ADDR + 0x800;
 244         if (fsl_ddr_get_version(0) == 0x50200)
 245                 out_le32(eddrtqcr1, 0x63b30002);
 246 #endif
 247 #ifdef CONFIG_SYS_FSL_DCSR_DDR2_ADDR
 248         eddrtqcr1 = (void *)CONFIG_SYS_FSL_DCSR_DDR2_ADDR + 0x800;
 249         if (fsl_ddr_get_version(0) == 0x50200)
 250                 out_le32(eddrtqcr1, 0x63b30002);
 251 #endif
 252 #endif
 253 }
 254
 255 /*
 256  * This erratum requires a register write before being Memory
 257  * controller 3 being enabled.
 258  */
 259 static void erratum_a008514(void)
 260 {
 261 #ifdef CONFIG_SYS_FSL_ERRATUM_A008514
 262         u32 *eddrtqcr1;
 263
 264 #ifdef CONFIG_SYS_FSL_DCSR_DDR3_ADDR
 265         eddrtqcr1 = (void *)CONFIG_SYS_FSL_DCSR_DDR3_ADDR + 0x800;
 266         out_le32(eddrtqcr1, 0x63b20002);
 267 #endif
 268 #endif
 269 }
 270 #ifdef CONFIG_SYS_FSL_ERRATUM_A009635
 271 #define PLATFORM_CYCLE_ENV_VAR  "a009635_interval_val"
 272
 273 static unsigned long get_internval_val_mhz(void)
 274 {
 275         char *interval = env_get(PLATFORM_CYCLE_ENV_VAR);
 276         /*
 277          *  interval is the number of platform cycles(MHz) between
 278          *  wake up events generated by EPU.
 279          */
 280         ulong interval_mhz = get_bus_freq(0) / (1000 * 1000);
 281
 282         if (interval)
 283                 interval_mhz = simple_strtoul(interval, NULL, 10);
 284
 285         return interval_mhz;
 286 }
 287
 288 void erratum_a009635(void)
 289 {
 290         u32 val;
 291         unsigned long interval_mhz = get_internval_val_mhz();
 292
 293         if (!interval_mhz)
 294                 return;
 295
 296         val = in_le32(DCSR_CGACRE5);
 297         writel(val | 0x00000200, DCSR_CGACRE5);
 298
 299         val = in_le32(EPU_EPCMPR5);
 300         writel(interval_mhz, EPU_EPCMPR5);
 301         val = in_le32(EPU_EPCCR5);
 302         writel(val | 0x82820000, EPU_EPCCR5);
 303         val = in_le32(EPU_EPSMCR5);
 304         writel(val | 0x002f0000, EPU_EPSMCR5);
 305         val = in_le32(EPU_EPECR5);
 306         writel(val | 0x20000000, EPU_EPECR5);
 307         val = in_le32(EPU_EPGCR);
 308         writel(val | 0x80000000, EPU_EPGCR);
 309 }
 310 #endif  /* CONFIG_SYS_FSL_ERRATUM_A009635 */
 311
 312 static void erratum_rcw_src(void)
 313 {
 314 #if defined(CONFIG_SPL) && defined(CONFIG_NAND_BOOT)
 315         u32 __iomem *dcfg_ccsr = (u32 __iomem *)DCFG_BASE;
 316         u32 __iomem *dcfg_dcsr = (u32 __iomem *)DCFG_DCSR_BASE;
 317         u32 val;
 318
 319         val = in_le32(dcfg_ccsr + DCFG_PORSR1 / 4);
 320         val &= ~DCFG_PORSR1_RCW_SRC;
 321         val |= DCFG_PORSR1_RCW_SRC_NOR;
 322         out_le32(dcfg_dcsr + DCFG_DCSR_PORCR1 / 4, val);
 323 #endif
 324 }
 325
 326 #define I2C_DEBUG_REG 0x6
 327 #define I2C_GLITCH_EN 0x8
 328 /*
 329  * This erratum requires setting glitch_en bit to enable
 330  * digital glitch filter to improve clock stability.
 331  */
 332 #ifdef CONFIG_SYS_FSL_ERRATUM_A009203
 333 static void erratum_a009203(void)
 334 {
 335 #ifdef CONFIG_SYS_I2C
 336         u8 __iomem *ptr;
 337 #ifdef I2C1_BASE_ADDR
 338         ptr = (u8 __iomem *)(I2C1_BASE_ADDR + I2C_DEBUG_REG);
 339
 340         writeb(I2C_GLITCH_EN, ptr);
 341 #endif
 342 #ifdef I2C2_BASE_ADDR
 343         ptr = (u8 __iomem *)(I2C2_BASE_ADDR + I2C_DEBUG_REG);
 344
 345         writeb(I2C_GLITCH_EN, ptr);
 346 #endif
 347 #ifdef I2C3_BASE_ADDR
 348         ptr = (u8 __iomem *)(I2C3_BASE_ADDR + I2C_DEBUG_REG);
 349
 350         writeb(I2C_GLITCH_EN, ptr);
 351 #endif
 352 #ifdef I2C4_BASE_ADDR
 353         ptr = (u8 __iomem *)(I2C4_BASE_ADDR + I2C_DEBUG_REG);
 354
 355         writeb(I2C_GLITCH_EN, ptr);
 356 #endif
 357 #endif
 358 }
 359 #endif
 360
 361 void bypass_smmu(void)
 362 {
 363         u32 val;
 364         val = (in_le32(SMMU_SCR0) | SCR0_CLIENTPD_MASK) & ~(SCR0_USFCFG_MASK);
 365         out_le32(SMMU_SCR0, val);
 366         val = (in_le32(SMMU_NSCR0) | SCR0_CLIENTPD_MASK) & ~(SCR0_USFCFG_MASK);
 367         out_le32(SMMU_NSCR0, val);
 368 }
 369 void fsl_lsch3_early_init_f(void)
 370 {
 371         erratum_rcw_src();
 372 #ifdef CONFIG_FSL_IFC
 373         init_early_memctl_regs();       /* tighten IFC timing */
 374 #endif
 375 #ifdef CONFIG_SYS_FSL_ERRATUM_A009203
 376         erratum_a009203();
 377 #endif
 378         erratum_a008514();
 379         erratum_a008336();
 380         erratum_a009008();
 381         erratum_a009798();
 382         erratum_a008997();
 383         erratum_a009007();
 384         erratum_a050106();
 385 #ifdef CONFIG_CHAIN_OF_TRUST
 386         /* In case of Secure Boot, the IBR configures the SMMU
 387         * to allow only Secure transactions.
 388         * SMMU must be reset in bypass mode.
 389         * Set the ClientPD bit and Clear the USFCFG Bit
 390         */
 391         if (fsl_check_boot_mode_secure() == 1)
 392                 bypass_smmu();
 393 #endif
 394
 395 #if defined(CONFIG_ARCH_LS1088A) || defined(CONFIG_ARCH_LS1028A) || \
 396         defined(CONFIG_ARCH_LS2080A) || defined(CONFIG_ARCH_LX2160A) || \
 397         defined(CONFIG_ARCH_LX2162A)
 398         set_icids();
 399 #endif
 400 }
 401
 402 /* Get VDD in the unit mV from voltage ID */
 403 int get_core_volt_from_fuse(void)
 404 {
 405         struct ccsr_gur *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
 406         int vdd;
 407         u32 fusesr;
 408         u8 vid;
 409
 410         /* get the voltage ID from fuse status register */
 411         fusesr = in_le32(&gur->dcfg_fusesr);
 412         debug("%s: fusesr = 0x%x\n", __func__, fusesr);
 413         vid = (fusesr >> FSL_CHASSIS3_DCFG_FUSESR_ALTVID_SHIFT) &
 414                 FSL_CHASSIS3_DCFG_FUSESR_ALTVID_MASK;
 415         if ((vid == 0) || (vid == FSL_CHASSIS3_DCFG_FUSESR_ALTVID_MASK)) {
 416                 vid = (fusesr >> FSL_CHASSIS3_DCFG_FUSESR_VID_SHIFT) &
 417                         FSL_CHASSIS3_DCFG_FUSESR_VID_MASK;
 418         }
 419         debug("%s: VID = 0x%x\n", __func__, vid);
 420         switch (vid) {
 421         case 0x00: /* VID isn't supported */
 422                 vdd = -EINVAL;
 423                 debug("%s: The VID feature is not supported\n", __func__);
 424                 break;
 425         case 0x08: /* 0.9V silicon */
 426                 vdd = 900;
 427                 break;
 428         case 0x10: /* 1.0V silicon */
 429                 vdd = 1000;
 430                 break;
 431         default:  /* Other core voltage */
 432                 vdd = -EINVAL;
 433                 debug("%s: The VID(%x) isn't supported\n", __func__, vid);
 434                 break;
 435         }
 436         debug("%s: The required minimum volt of CORE is %dmV\n", __func__, vdd);
 437
 438         return vdd;
 439 }
 440
 441 #elif defined(CONFIG_FSL_LSCH2)
 442 /*
 443  * This erratum requires setting a value to eddrtqcr1 to optimal
 444  * the DDR performance. The eddrtqcr1 register is in SCFG space
 445  * of LS1043A and the offset is 0x157_020c.
 446  */
 447 #if defined(CONFIG_SYS_FSL_ERRATUM_A009660) \
 448         && defined(CONFIG_SYS_FSL_ERRATUM_A008514)
 449 #error A009660 and A008514 can not be both enabled.
 450 #endif
 451
 452 static void erratum_a009660(void)
 453 {
 454 #ifdef CONFIG_SYS_FSL_ERRATUM_A009660
 455         u32 *eddrtqcr1 = (void *)CONFIG_SYS_FSL_SCFG_ADDR + 0x20c;
 456         out_be32(eddrtqcr1, 0x63b20042);
 457 #endif
 458 }
 459
 460 static void erratum_a008850_early(void)
 461 {
 462 #ifdef CONFIG_SYS_FSL_ERRATUM_A008850
 463         /* part 1 of 2 */
 464         struct ccsr_cci400 __iomem *cci = (void *)(CONFIG_SYS_IMMR +
 465                                                 CONFIG_SYS_CCI400_OFFSET);
 466         struct ccsr_ddr __iomem *ddr = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 467
 468         /* Skip if running at lower exception level */
 469         if (current_el() < 3)
 470                 return;
 471
 472         /* disables propagation of barrier transactions to DDRC from CCI400 */
 473         out_le32(&cci->ctrl_ord, CCI400_CTRLORD_TERM_BARRIER);
 474
 475         /* disable the re-ordering in DDRC */
 476         ddr_out32(&ddr->eor, DDR_EOR_RD_REOD_DIS | DDR_EOR_WD_REOD_DIS);
 477 #endif
 478 }
 479
 480 void erratum_a008850_post(void)
 481 {
 482 #ifdef CONFIG_SYS_FSL_ERRATUM_A008850
 483         /* part 2 of 2 */
 484         struct ccsr_cci400 __iomem *cci = (void *)(CONFIG_SYS_IMMR +
 485                                                 CONFIG_SYS_CCI400_OFFSET);
 486         struct ccsr_ddr __iomem *ddr = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 487         u32 tmp;
 488
 489         /* Skip if running at lower exception level */
 490         if (current_el() < 3)
 491                 return;
 492
 493         /* enable propagation of barrier transactions to DDRC from CCI400 */
 494         out_le32(&cci->ctrl_ord, CCI400_CTRLORD_EN_BARRIER);
 495
 496         /* enable the re-ordering in DDRC */
 497         tmp = ddr_in32(&ddr->eor);
 498         tmp &= ~(DDR_EOR_RD_REOD_DIS | DDR_EOR_WD_REOD_DIS);
 499         ddr_out32(&ddr->eor, tmp);
 500 #endif
 501 }
 502
 503 #ifdef CONFIG_SYS_FSL_ERRATUM_A010315
 504 void erratum_a010315(void)
 505 {
 506         int i;
 507
 508         for (i = PCIE1; i <= PCIE4; i++)
 509                 if (!is_serdes_configured(i)) {
 510                         debug("PCIe%d: disabled all R/W permission!\n", i);
 511                         set_pcie_ns_access(i, 0);
 512                 }
 513 }
 514 #endif
 515
 516 static void erratum_a010539(void)
 517 {
 518 #if defined(CONFIG_SYS_FSL_ERRATUM_A010539) && defined(CONFIG_QSPI_BOOT)
 519         struct ccsr_gur __iomem *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
 520         u32 porsr1;
 521
 522         porsr1 = in_be32(&gur->porsr1);
 523         porsr1 &= ~FSL_CHASSIS2_CCSR_PORSR1_RCW_MASK;
 524         out_be32((void *)(CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_PORCR1),
 525                  porsr1);
 526         out_be32((void *)(CONFIG_SYS_FSL_SCFG_ADDR + 0x1a8), 0xffffffff);
 527 #endif
 528 }
 529
 530 /* Get VDD in the unit mV from voltage ID */
 531 int get_core_volt_from_fuse(void)
 532 {
 533         struct ccsr_gur *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
 534         int vdd;
 535         u32 fusesr;
 536         u8 vid;
 537
 538         fusesr = in_be32(&gur->dcfg_fusesr);
 539         debug("%s: fusesr = 0x%x\n", __func__, fusesr);
 540         vid = (fusesr >> FSL_CHASSIS2_DCFG_FUSESR_ALTVID_SHIFT) &
 541                 FSL_CHASSIS2_DCFG_FUSESR_ALTVID_MASK;
 542         if ((vid == 0) || (vid == FSL_CHASSIS2_DCFG_FUSESR_ALTVID_MASK)) {
 543                 vid = (fusesr >> FSL_CHASSIS2_DCFG_FUSESR_VID_SHIFT) &
 544                         FSL_CHASSIS2_DCFG_FUSESR_VID_MASK;
 545         }
 546         debug("%s: VID = 0x%x\n", __func__, vid);
 547         switch (vid) {
 548         case 0x00: /* VID isn't supported */
 549                 vdd = -EINVAL;
 550                 debug("%s: The VID feature is not supported\n", __func__);
 551                 break;
 552         case 0x08: /* 0.9V silicon */
 553                 vdd = 900;
 554                 break;
 555         case 0x10: /* 1.0V silicon */
 556                 vdd = 1000;
 557                 break;
 558         default:  /* Other core voltage */
 559                 vdd = -EINVAL;
 560                 printf("%s: The VID(%x) isn't supported\n", __func__, vid);
 561                 break;
 562         }
 563         debug("%s: The required minimum volt of CORE is %dmV\n", __func__, vdd);
 564
 565         return vdd;
 566 }
 567
 568 __weak int board_switch_core_volt(u32 vdd)
 569 {
 570         return 0;
 571 }
 572
 573 static int setup_core_volt(u32 vdd)
 574 {
 575         return board_setup_core_volt(vdd);
 576 }
 577
 578 #ifdef CONFIG_SYS_FSL_DDR
 579 static void ddr_enable_0v9_volt(bool en)
 580 {
 581         struct ccsr_ddr __iomem *ddr = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 582         u32 tmp;
 583
 584         tmp = ddr_in32(&ddr->ddr_cdr1);
 585
 586         if (en)
 587                 tmp |= DDR_CDR1_V0PT9_EN;
 588         else
 589                 tmp &= ~DDR_CDR1_V0PT9_EN;
 590
 591         ddr_out32(&ddr->ddr_cdr1, tmp);
 592 }
 593 #endif
 594
 595 int setup_chip_volt(void)
 596 {
 597         int vdd;
 598
 599         vdd = get_core_volt_from_fuse();
 600         /* Nothing to do for silicons doesn't support VID */
 601         if (vdd < 0)
 602                 return vdd;
 603
 604         if (setup_core_volt(vdd))
 605                 printf("%s: Switch core VDD to %dmV failed\n", __func__, vdd);
 606 #ifdef CONFIG_SYS_HAS_SERDES
 607         if (setup_serdes_volt(vdd))
 608                 printf("%s: Switch SVDD to %dmV failed\n", __func__, vdd);
 609 #endif
 610
 611 #ifdef CONFIG_SYS_FSL_DDR
 612         if (vdd == 900)
 613                 ddr_enable_0v9_volt(true);
 614 #endif
 615
 616         return 0;
 617 }
 618
 619 #ifdef CONFIG_FSL_PFE
 620 void init_pfe_scfg_dcfg_regs(void)
 621 {
 622         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 623         u32 ecccr2;
 624
 625         out_be32(&scfg->pfeasbcr,
 626                  in_be32(&scfg->pfeasbcr) | SCFG_PFEASBCR_AWCACHE0);
 627         out_be32(&scfg->pfebsbcr,
 628                  in_be32(&scfg->pfebsbcr) | SCFG_PFEASBCR_AWCACHE0);
 629
 630         /* CCI-400 QoS settings for PFE */
 631         out_be32(&scfg->wr_qos1, (unsigned int)(SCFG_WR_QOS1_PFE1_QOS
 632                  | SCFG_WR_QOS1_PFE2_QOS));
 633         out_be32(&scfg->rd_qos1, (unsigned int)(SCFG_RD_QOS1_PFE1_QOS
 634                  | SCFG_RD_QOS1_PFE2_QOS));
 635
 636         ecccr2 = in_be32(CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_ECCCR2);
 637         out_be32((void *)CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_ECCCR2,
 638                  ecccr2 | (unsigned int)DISABLE_PFE_ECC);
 639 }
 640 #endif
 641
 642 void fsl_lsch2_early_init_f(void)
 643 {
 644         struct ccsr_cci400 *cci = (struct ccsr_cci400 *)(CONFIG_SYS_IMMR +
 645                                         CONFIG_SYS_CCI400_OFFSET);
 646         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 647 #if defined(CONFIG_FSL_QSPI) && defined(CONFIG_TFABOOT)
 648         enum boot_src src;
 649 #endif
 650
 651 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 652         enable_layerscape_ns_access();
 653 #endif
 654
 655 #ifdef CONFIG_FSL_IFC
 656         init_early_memctl_regs();       /* tighten IFC timing */
 657 #endif
 658
 659 #if defined(CONFIG_FSL_QSPI) && defined(CONFIG_TFABOOT)
 660         src = get_boot_src();
 661         if (src != BOOT_SOURCE_QSPI_NOR)
 662                 out_be32(&scfg->qspi_cfg, SCFG_QSPI_CLKSEL);
 663 #else
 664 #if defined(CONFIG_FSL_QSPI) && !defined(CONFIG_QSPI_BOOT)
 665         out_be32(&scfg->qspi_cfg, SCFG_QSPI_CLKSEL);
 666 #endif
 667 #endif
 668         /* Make SEC reads and writes snoopable */
 669 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 670         setbits_be32(&scfg->snpcnfgcr, SCFG_SNPCNFGCR_SECRDSNP |
 671                         SCFG_SNPCNFGCR_SECWRSNP | SCFG_SNPCNFGCR_USB1RDSNP |
 672                         SCFG_SNPCNFGCR_USB1WRSNP | SCFG_SNPCNFGCR_USB2RDSNP |
 673                         SCFG_SNPCNFGCR_USB2WRSNP | SCFG_SNPCNFGCR_USB3RDSNP |
 674                         SCFG_SNPCNFGCR_USB3WRSNP | SCFG_SNPCNFGCR_SATARDSNP |
 675                         SCFG_SNPCNFGCR_SATAWRSNP);
 676 #elif defined(CONFIG_ARCH_LS1012A)
 677         setbits_be32(&scfg->snpcnfgcr, SCFG_SNPCNFGCR_SECRDSNP |
 678                         SCFG_SNPCNFGCR_SECWRSNP | SCFG_SNPCNFGCR_USB1RDSNP |
 679                         SCFG_SNPCNFGCR_USB1WRSNP | SCFG_SNPCNFGCR_SATARDSNP |
 680                         SCFG_SNPCNFGCR_SATAWRSNP);
 681 #else
 682         setbits_be32(&scfg->snpcnfgcr, SCFG_SNPCNFGCR_SECRDSNP |
 683                      SCFG_SNPCNFGCR_SECWRSNP |
 684                      SCFG_SNPCNFGCR_SATARDSNP |
 685                      SCFG_SNPCNFGCR_SATAWRSNP);
 686 #endif
 687
 688         /*
 689          * Enable snoop requests and DVM message requests for
 690          * Slave insterface S4 (A53 core cluster)
 691          */
 692         if (current_el() == 3) {
 693                 out_le32(&cci->slave[4].snoop_ctrl,
 694                          CCI400_DVM_MESSAGE_REQ_EN | CCI400_SNOOP_REQ_EN);
 695         }
 696
 697         /*
 698          * Program Central Security Unit (CSU) to grant access
 699          * permission for USB 2.0 controller
 700          */
 701 #if defined(CONFIG_ARCH_LS1012A) && defined(CONFIG_USB_EHCI_FSL)
 702         if (current_el() == 3)
 703                 set_devices_ns_access(CSU_CSLX_USB_2, CSU_ALL_RW);
 704 #endif
 705         /* Erratum */
 706         erratum_a008850_early(); /* part 1 of 2 */
 707         erratum_a009660();
 708         erratum_a010539();
 709         erratum_a009008();
 710         erratum_a009798();
 711         erratum_a008997();
 712         erratum_a009007();
 713
 714 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 715         set_icids();
 716 #endif
 717 }
 718 #endif
 719
 720 #ifdef CONFIG_FSPI_AHB_EN_4BYTE
 721 int fspi_ahb_init(void)
 722 {
 723         /* Enable 4bytes address support and fast read */
 724         u32 *fspi_lut, lut_key, *fspi_key;
 725
 726         fspi_key = (void *)SYS_NXP_FSPI_ADDR + SYS_NXP_FSPI_LUTKEY_BASE_ADDR;
 727         fspi_lut = (void *)SYS_NXP_FSPI_ADDR + SYS_NXP_FSPI_LUT_BASE_ADDR;
 728
 729         lut_key = in_be32(fspi_key);
 730
 731         if (lut_key == SYS_NXP_FSPI_LUTKEY) {
 732                 /* That means the register is BE */
 733                 out_be32(fspi_key, SYS_NXP_FSPI_LUTKEY);
 734                 /* Unlock the lut table */
 735                 out_be32(fspi_key + 1, SYS_NXP_FSPI_LUTCR_UNLOCK);
 736                 /* Create READ LUT */
 737                 out_be32(fspi_lut, 0x0820040c);
 738                 out_be32(fspi_lut + 1, 0x24003008);
 739                 out_be32(fspi_lut + 2, 0x00000000);
 740                 /* Lock the lut table */
 741                 out_be32(fspi_key, SYS_NXP_FSPI_LUTKEY);
 742                 out_be32(fspi_key + 1, SYS_NXP_FSPI_LUTCR_LOCK);
 743         } else {
 744                 /* That means the register is LE */
 745                 out_le32(fspi_key, SYS_NXP_FSPI_LUTKEY);
 746                 /* Unlock the lut table */
 747                 out_le32(fspi_key + 1, SYS_NXP_FSPI_LUTCR_UNLOCK);
 748                 /* Create READ LUT */
 749                 out_le32(fspi_lut, 0x0820040c);
 750                 out_le32(fspi_lut + 1, 0x24003008);
 751                 out_le32(fspi_lut + 2, 0x00000000);
 752                 /* Lock the lut table */
 753                 out_le32(fspi_key, SYS_NXP_FSPI_LUTKEY);
 754                 out_le32(fspi_key + 1, SYS_NXP_FSPI_LUTCR_LOCK);
 755         }
 756
 757         return 0;
 758 }
 759 #endif
 760
 761 #ifdef CONFIG_QSPI_AHB_INIT
 762 /* Enable 4bytes address support and fast read */
 763 int qspi_ahb_init(void)
 764 {
 765         u32 *qspi_lut, lut_key, *qspi_key;
 766
 767         qspi_key = (void *)SYS_FSL_QSPI_ADDR + 0x300;
 768         qspi_lut = (void *)SYS_FSL_QSPI_ADDR + 0x310;
 769
 770         lut_key = in_be32(qspi_key);
 771
 772         if (lut_key == 0x5af05af0) {
 773                 /* That means the register is BE */
 774                 out_be32(qspi_key, 0x5af05af0);
 775                 /* Unlock the lut table */
 776                 out_be32(qspi_key + 1, 0x00000002);
 777                 out_be32(qspi_lut, 0x0820040c);
 778                 out_be32(qspi_lut + 1, 0x1c080c08);
 779                 out_be32(qspi_lut + 2, 0x00002400);
 780                 /* Lock the lut table */
 781                 out_be32(qspi_key, 0x5af05af0);
 782                 out_be32(qspi_key + 1, 0x00000001);
 783         } else {
 784                 /* That means the register is LE */
 785                 out_le32(qspi_key, 0x5af05af0);
 786                 /* Unlock the lut table */
 787                 out_le32(qspi_key + 1, 0x00000002);
 788                 out_le32(qspi_lut, 0x0820040c);
 789                 out_le32(qspi_lut + 1, 0x1c080c08);
 790                 out_le32(qspi_lut + 2, 0x00002400);
 791                 /* Lock the lut table */
 792                 out_le32(qspi_key, 0x5af05af0);
 793                 out_le32(qspi_key + 1, 0x00000001);
 794         }
 795
 796         return 0;
 797 }
 798 #endif
 799
 800 #ifdef CONFIG_TFABOOT
 801 #define MAX_BOOTCMD_SIZE        512
 802
 803 int fsl_setenv_bootcmd(void)
 804 {
 805         int ret;
 806         enum boot_src src = get_boot_src();
 807         char bootcmd_str[MAX_BOOTCMD_SIZE];
 808
 809         switch (src) {
 810 #ifdef IFC_NOR_BOOTCOMMAND
 811         case BOOT_SOURCE_IFC_NOR:
 812                 sprintf(bootcmd_str, IFC_NOR_BOOTCOMMAND);
 813                 break;
 814 #endif
 815 #ifdef QSPI_NOR_BOOTCOMMAND
 816         case BOOT_SOURCE_QSPI_NOR:
 817                 sprintf(bootcmd_str, QSPI_NOR_BOOTCOMMAND);
 818                 break;
 819 #endif
 820 #ifdef XSPI_NOR_BOOTCOMMAND
 821         case BOOT_SOURCE_XSPI_NOR:
 822                 sprintf(bootcmd_str, XSPI_NOR_BOOTCOMMAND);
 823                 break;
 824 #endif
 825 #ifdef IFC_NAND_BOOTCOMMAND
 826         case BOOT_SOURCE_IFC_NAND:
 827                 sprintf(bootcmd_str, IFC_NAND_BOOTCOMMAND);
 828                 break;
 829 #endif
 830 #ifdef QSPI_NAND_BOOTCOMMAND
 831         case BOOT_SOURCE_QSPI_NAND:
 832                 sprintf(bootcmd_str, QSPI_NAND_BOOTCOMMAND);
 833                 break;
 834 #endif
 835 #ifdef XSPI_NAND_BOOTCOMMAND
 836         case BOOT_SOURCE_XSPI_NAND:
 837                 sprintf(bootcmd_str, XSPI_NAND_BOOTCOMMAND);
 838                 break;
 839 #endif
 840 #ifdef SD_BOOTCOMMAND
 841         case BOOT_SOURCE_SD_MMC:
 842                 sprintf(bootcmd_str, SD_BOOTCOMMAND);
 843                 break;
 844 #endif
 845 #ifdef SD2_BOOTCOMMAND
 846         case BOOT_SOURCE_SD_MMC2:
 847                 sprintf(bootcmd_str, SD2_BOOTCOMMAND);
 848                 break;
 849 #endif
 850         default:
 851 #ifdef QSPI_NOR_BOOTCOMMAND
 852                 sprintf(bootcmd_str, QSPI_NOR_BOOTCOMMAND);
 853 #endif
 854                 break;
 855         }
 856
 857         ret = env_set("bootcmd", bootcmd_str);
 858         if (ret) {
 859                 printf("Failed to set bootcmd: ret = %d\n", ret);
 860                 return ret;
 861         }
 862         return 0;
 863 }
 864
 865 int fsl_setenv_mcinitcmd(void)
 866 {
 867         int ret = 0;
 868         enum boot_src src = get_boot_src();
 869
 870         switch (src) {
 871 #ifdef IFC_MC_INIT_CMD
 872         case BOOT_SOURCE_IFC_NAND:
 873         case BOOT_SOURCE_IFC_NOR:
 874         ret = env_set("mcinitcmd", IFC_MC_INIT_CMD);
 875                 break;
 876 #endif
 877 #ifdef QSPI_MC_INIT_CMD
 878         case BOOT_SOURCE_QSPI_NAND:
 879         case BOOT_SOURCE_QSPI_NOR:
 880         ret = env_set("mcinitcmd", QSPI_MC_INIT_CMD);
 881                 break;
 882 #endif
 883 #ifdef XSPI_MC_INIT_CMD
 884         case BOOT_SOURCE_XSPI_NAND:
 885         case BOOT_SOURCE_XSPI_NOR:
 886         ret = env_set("mcinitcmd", XSPI_MC_INIT_CMD);
 887                 break;
 888 #endif
 889 #ifdef SD_MC_INIT_CMD
 890         case BOOT_SOURCE_SD_MMC:
 891         ret = env_set("mcinitcmd", SD_MC_INIT_CMD);
 892                 break;
 893 #endif
 894 #ifdef SD2_MC_INIT_CMD
 895         case BOOT_SOURCE_SD_MMC2:
 896         ret = env_set("mcinitcmd", SD2_MC_INIT_CMD);
 897                 break;
 898 #endif
 899         default:
 900 #ifdef QSPI_MC_INIT_CMD
 901         ret = env_set("mcinitcmd", QSPI_MC_INIT_CMD);
 902 #endif
 903                 break;
 904         }
 905
 906         if (ret) {
 907                 printf("Failed to set mcinitcmd: ret = %d\n", ret);
 908                 return ret;
 909         }
 910         return 0;
 911 }
 912 #endif
 913
 914 #ifdef CONFIG_BOARD_LATE_INIT
 915 __weak int fsl_board_late_init(void)
 916 {
 917         return 0;
 918 }
 919
 920 #define DWC3_GSBUSCFG0                  0xc100
 921 #define DWC3_GSBUSCFG0_CACHETYPE_SHIFT  16
 922 #define DWC3_GSBUSCFG0_CACHETYPE(n)        (((n) & 0xffff)            \
 923         << DWC3_GSBUSCFG0_CACHETYPE_SHIFT)
 924
 925 void enable_dwc3_snooping(void)
 926 {
 927         int ret;
 928         u32 val;
 929         struct udevice *bus;
 930         struct uclass *uc;
 931         fdt_addr_t dwc3_base;
 932
 933         ret = uclass_get(UCLASS_USB, &uc);
 934         if (ret)
 935                 return;
 936
 937         uclass_foreach_dev(bus, uc) {
 938                 if (!strcmp(bus->driver->of_match->compatible, "fsl,layerscape-dwc3")) {
 939                         dwc3_base = devfdt_get_addr(bus);
 940                         if (dwc3_base == FDT_ADDR_T_NONE) {
 941                                 dev_err(bus, "dwc3 regs missing\n");
 942                                 continue;
 943                         }
 944                         val = in_le32(dwc3_base + DWC3_GSBUSCFG0);
 945                         val &= ~DWC3_GSBUSCFG0_CACHETYPE(~0);
 946                         val |= DWC3_GSBUSCFG0_CACHETYPE(0x2222);
 947                         writel(val, dwc3_base + DWC3_GSBUSCFG0);
 948                 }
 949         }
 950 }
 951
 952 int board_late_init(void)
 953 {
 954 #ifdef CONFIG_CHAIN_OF_TRUST
 955         fsl_setenv_chain_of_trust();
 956 #endif
 957 #ifdef CONFIG_TFABOOT
 958         /*
 959          * check if gd->env_addr is default_environment; then setenv bootcmd
 960          * and mcinitcmd.
 961          */
 962 #ifdef CONFIG_SYS_RELOC_GD_ENV_ADDR
 963         if (gd->env_addr == (ulong)&default_environment[0]) {
 964 #else
 965         if (gd->env_addr + gd->reloc_off == (ulong)&default_environment[0]) {
 966 #endif
 967                 fsl_setenv_bootcmd();
 968                 fsl_setenv_mcinitcmd();
 969         }
 970
 971         /*
 972          * If the boot mode is secure, default environment is not present then
 973          * setenv command needs to be run by default
 974          */
 975 #ifdef CONFIG_CHAIN_OF_TRUST
 976         if ((fsl_check_boot_mode_secure() == 1)) {
 977                 fsl_setenv_bootcmd();
 978                 fsl_setenv_mcinitcmd();
 979         }
 980 #endif
 981 #endif
 982 #ifdef CONFIG_QSPI_AHB_INIT
 983         qspi_ahb_init();
 984 #endif
 985 #ifdef CONFIG_FSPI_AHB_EN_4BYTE
 986         fspi_ahb_init();
 987 #endif
 988
 989         if (IS_ENABLED(CONFIG_DM))
 990                 enable_dwc3_snooping();
 991
 992         return fsl_board_late_init();
 993 }
 994 #endif