arch/arm/cpu/armv8/fsl-layerscape/Kconfig

   1 config ARCH_LS1012A
   2         bool
   3         select FSL_LSCH2
   4         select SYS_FSL_DDR_BE
   5         select SYS_FSL_MMDC
   6         select SYS_FSL_ERRATUM_A010315
   7
   8 config ARCH_LS1043A
   9         bool
  10         select FSL_LSCH2
  11         select SYS_FSL_DDR_BE
  12         select SYS_FSL_DDR_VER_50
  13         select SYS_FSL_ERRATUM_A010315
  14         select SYS_FSL_ERRATUM_A010539
  15
  16 config ARCH_LS1046A
  17         bool
  18         select FSL_LSCH2
  19         select SYS_FSL_DDR_BE
  20         select SYS_FSL_DDR4
  21         select SYS_FSL_DDR_VER_50
  22         select SYS_FSL_ERRATUM_A010539
  23         select SYS_FSL_SRDS_2
  24
  25 config ARCH_LS2080A
  26         bool
  27         select FSL_LSCH3
  28         select SYS_FSL_DDR4
  29         select SYS_FSL_DDR_LE
  30         select SYS_FSL_DDR_VER_50
  31         select SYS_FSL_HAS_DP_DDR
  32         select SYS_FSL_SRDS_2
  33
  34 config FSL_LSCH2
  35         bool
  36         select SYS_FSL_SRDS_1
  37         select SYS_HAS_SERDES
  38
  39 config FSL_LSCH3
  40         bool
  41         select SYS_FSL_SRDS_1
  42         select SYS_HAS_SERDES
  43
  44 menu "Layerscape architecture"
  45         depends on FSL_LSCH2 || FSL_LSCH3
  46
  47 menu "Layerscape PPA"
  48 config FSL_LS_PPA
  49         bool "FSL Layerscape PPA firmware support"
  50         depends on ARCH_LS1043A || ARCH_LS1046A
  51         select FSL_PPA_ARMV8_PSCI
  52         help
  53           The FSL Primary Protected Application (PPA) is a software component
  54           which is loaded during boot stage, and then remains resident in RAM
  55           and runs in the TrustZone after boot.
  56           Say y to enable it.
  57
  58 config FSL_PPA_ARMV8_PSCI
  59         bool "PSCI implementation in PPA firmware"
  60         depends on FSL_LS_PPA
  61         help
  62           This config enables the ARMv8 PSCI implementation in PPA firmware.
  63           This is a private PSCI implementation and different from those
  64           implemented under the common ARMv8 PSCI framework.
  65 endmenu
  66
  67 config SYS_FSL_MMDC
  68         bool
  69
  70 config SYS_FSL_ERRATUM_A010315
  71         bool "Workaround for PCIe erratum A010315"
  72
  73 config SYS_FSL_ERRATUM_A010539
  74         bool "Workaround for PIN MUX erratum A010539"
  75
  76 config MAX_CPUS
  77         int "Maximum number of CPUs permitted for Layerscape"
  78         default 4 if ARCH_LS1043A
  79         default 4 if ARCH_LS1046A
  80         default 16 if ARCH_LS2080A
  81         default 1
  82         help
  83           Set this number to the maximum number of possible CPUs in the SoC.
  84           SoCs may have multiple clusters with each cluster may have multiple
  85           ports. If some ports are reserved but higher ports are used for
  86           cores, count the reserved ports. This will allocate enough memory
  87           in spin table to properly handle all cores.
  88
  89 config NUM_DDR_CONTROLLERS
  90         int "Maximum DDR controllers"
  91         default 3 if ARCH_LS2080A
  92         default 1
  93
  94 config SECURE_BOOT
  95         bool
  96         help
  97                 Enable Freescale Secure Boot feature
  98
  99 config QSPI_AHB_INIT
 100         bool "Init the QSPI AHB bus"
 101         help
 102           The default setting for QSPI AHB bus just support 3bytes addressing.
 103           But some QSPI flash size up to 64MBytes, so initialize the QSPI AHB
 104           bus for those flashes to support the full QSPI flash size.
 105
 106 config SYS_FSL_IFC_BANK_COUNT
 107         int "Maximum banks of Integrated flash controller"
 108         depends on ARCH_LS1043A || ARCH_LS1046A || ARCH_LS2080A
 109         default 4 if ARCH_LS1043A
 110         default 4 if ARCH_LS1046A
 111         default 8 if ARCH_LS2080A
 112
 113 config SYS_FSL_HAS_DP_DDR
 114         bool
 115
 116 config SYS_FSL_SRDS_1
 117         bool
 118
 119 config SYS_FSL_SRDS_2
 120         bool
 121
 122 config SYS_HAS_SERDES
 123         bool
 124
 125 config SYS_FSL_DDR
 126         bool "Freescale DDR driver"
 127         help
 128           Select Freescale General DDR driver, shared between most Freescale
 129           PowerPC- based SoCs (such as mpc83xx, mpc85xx, mpc86xx) and ARM-
 130           based Layerscape SoCs (such as ls2080a).
 131
 132 config SYS_FSL_DDR_BE
 133         bool
 134         help
 135           Access DDR registers in big-endian.
 136
 137 config SYS_FSL_DDR_LE
 138         bool
 139         help
 140           Access DDR registers in little-endian.
 141
 142 config SYS_FSL_DDR_VER
 143         int
 144         default 50 if SYS_FSL_DDR_VER_50
 145
 146 config SYS_FSL_DDR_VER_50
 147         bool
 148
 149 config SYS_FSL_DDRC_ARM_GEN3
 150         bool
 151
 152 config SYS_FSL_DDRC_GEN4
 153         bool
 154
 155 config SYS_FSL_DDR3
 156         bool "Freescale DDR3 controller"
 157         depends on !SYS_FSL_DDR4
 158         select SYS_FSL_DDR
 159         select SYS_FSL_DDRC_ARM_GEN3
 160         help
 161           Enable Freescale DDR3 controller on ARM-based SoCs.
 162
 163 config SYS_FSL_DDR4
 164         bool "Freescale DDR4 controller"
 165         select SYS_FSL_DDR
 166         select SYS_FSL_DDRC_GEN4
 167         help
 168           Enable Freescale DDR4 controller.
 169
 170 endmenu