arch/arm/cpu/armv8/fsl-layerscape/Kconfig

   1 config ARCH_LS1012A
   2         bool
   3         select FSL_LSCH2
   4         select SYS_FSL_MMDC
   5         select SYS_FSL_ERRATUM_A010315
   6
   7 config ARCH_LS1043A
   8         bool
   9         select FSL_LSCH2
  10         select SYS_FSL_ERRATUM_A010315
  11         select SYS_FSL_ERRATUM_A010539
  12
  13 config ARCH_LS1046A
  14         bool
  15         select FSL_LSCH2
  16         select SYS_FSL_ERRATUM_A010539
  17
  18 config ARCH_LS2080A
  19         bool
  20         select FSL_LSCH3
  21
  22 config FSL_LSCH2
  23         bool
  24
  25 config FSL_LSCH3
  26         bool
  27
  28 menu "Layerscape architecture"
  29         depends on FSL_LSCH2 || FSL_LSCH3
  30
  31 config SYS_FSL_MMDC
  32         bool
  33
  34 config SYS_FSL_ERRATUM_A010315
  35         bool "Workaround for PCIe erratum A010315"
  36
  37 config SYS_FSL_ERRATUM_A010539
  38         bool "Workaround for PIN MUX erratum A010539"
  39
  40 config MAX_CPUS
  41         int "Maximum number of CPUs permitted for Layerscape"
  42         default 4 if ARCH_LS1043A
  43         default 4 if ARCH_LS1046A
  44         default 16 if ARCH_LS2080A
  45         default 1
  46         help
  47           Set this number to the maximum number of possible CPUs in the SoC.
  48           SoCs may have multiple clusters with each cluster may have multiple
  49           ports. If some ports are reserved but higher ports are used for
  50           cores, count the reserved ports. This will allocate enough memory
  51           in spin table to properly handle all cores.
  52
  53 config SYS_FSL_IFC_BANK_COUNT
  54         int "Maximum banks of Integrated flash controller"
  55         depends on ARCH_LS1043A || ARCH_LS1046A || ARCH_LS2080A
  56         default 4 if ARCH_LS1043A
  57         default 4 if ARCH_LS1046A
  58         default 8 if ARCH_LS2080A
  59
  60 endmenu