arch/arm/cpu/armv7/omap5/hwinit.c

   1 /*
   2  *
   3  * Functions for omap5 based boards.
   4  *
   5  * (C) Copyright 2011
   6  * Texas Instruments, <www.ti.com>
   7  *
   8  * Author :
   9  *      Aneesh V        <aneesh@ti.com>
  10  *      Steve Sakoman   <steve@sakoman.com>
  11  *      Sricharan       <r.sricharan@ti.com>
  12  *
  13  * See file CREDITS for list of people who contributed to this
  14  * project.
  15  *
  16  * This program is free software; you can redistribute it and/or
  17  * modify it under the terms of the GNU General Public License as
  18  * published by the Free Software Foundation; either version 2 of
  19  * the License, or (at your option) any later version.
  20  *
  21  * This program is distributed in the hope that it will be useful,
  22  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  23  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  24  * GNU General Public License for more details.
  25  *
  26  * You should have received a copy of the GNU General Public License
  27  * along with this program; if not, write to the Free Software
  28  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  29  * MA 02111-1307 USA
  30  */
  31 #include <common.h>
  32 #include <asm/armv7.h>
  33 #include <asm/arch/cpu.h>
  34 #include <asm/arch/sys_proto.h>
  35 #include <asm/sizes.h>
  36 #include <asm/utils.h>
  37 #include <asm/arch/gpio.h>
  38 #include <asm/emif.h>
  39
  40 DECLARE_GLOBAL_DATA_PTR;
  41
  42 u32 *const omap_si_rev = (u32 *)OMAP5_SRAM_SCRATCH_OMAP5_REV;
  43
  44 static struct gpio_bank gpio_bank_54xx[6] = {
  45         { (void *)OMAP54XX_GPIO1_BASE, METHOD_GPIO_24XX },
  46         { (void *)OMAP54XX_GPIO2_BASE, METHOD_GPIO_24XX },
  47         { (void *)OMAP54XX_GPIO3_BASE, METHOD_GPIO_24XX },
  48         { (void *)OMAP54XX_GPIO4_BASE, METHOD_GPIO_24XX },
  49         { (void *)OMAP54XX_GPIO5_BASE, METHOD_GPIO_24XX },
  50         { (void *)OMAP54XX_GPIO6_BASE, METHOD_GPIO_24XX },
  51 };
  52
  53 const struct gpio_bank *const omap_gpio_bank = gpio_bank_54xx;
  54
  55 #ifdef CONFIG_SPL_BUILD
  56 /* LPDDR2 specific IO settings */
  57 static void io_settings_lpddr2(void)
  58 {
  59         const struct ctrl_ioregs *ioregs;
  60
  61         get_ioregs(&ioregs);
  62         writel(ioregs->ctrl_ddrch, (*ctrl)->control_ddrch1_0);
  63         writel(ioregs->ctrl_ddrch, (*ctrl)->control_ddrch1_1);
  64         writel(ioregs->ctrl_ddrch, (*ctrl)->control_ddrch2_0);
  65         writel(ioregs->ctrl_ddrch, (*ctrl)->control_ddrch2_1);
  66         writel(ioregs->ctrl_lpddr2ch, (*ctrl)->control_lpddr2ch1_0);
  67         writel(ioregs->ctrl_lpddr2ch, (*ctrl)->control_lpddr2ch1_1);
  68         writel(ioregs->ctrl_ddrio_0, (*ctrl)->control_ddrio_0);
  69         writel(ioregs->ctrl_ddrio_1, (*ctrl)->control_ddrio_1);
  70         writel(ioregs->ctrl_ddrio_2, (*ctrl)->control_ddrio_2);
  71 }
  72
  73 /* DDR3 specific IO settings */
  74 static void io_settings_ddr3(void)
  75 {
  76         u32 io_settings = 0;
  77         const struct ctrl_ioregs *ioregs;
  78
  79         get_ioregs(&ioregs);
  80         writel(ioregs->ctrl_ddr3ch, (*ctrl)->control_ddr3ch1_0);
  81         writel(ioregs->ctrl_ddrch, (*ctrl)->control_ddrch1_0);
  82         writel(ioregs->ctrl_ddrch, (*ctrl)->control_ddrch1_1);
  83
  84         writel(ioregs->ctrl_ddr3ch, (*ctrl)->control_ddr3ch2_0);
  85         writel(ioregs->ctrl_ddrch, (*ctrl)->control_ddrch2_0);
  86         writel(ioregs->ctrl_ddrch, (*ctrl)->control_ddrch2_1);
  87
  88         writel(ioregs->ctrl_ddrio_0, (*ctrl)->control_ddrio_0);
  89         writel(ioregs->ctrl_ddrio_1, (*ctrl)->control_ddrio_1);
  90         writel(ioregs->ctrl_ddrio_2, (*ctrl)->control_ddrio_2);
  91
  92         /* omap5432 does not use lpddr2 */
  93         writel(ioregs->ctrl_lpddr2ch, (*ctrl)->control_lpddr2ch1_0);
  94         writel(ioregs->ctrl_lpddr2ch, (*ctrl)->control_lpddr2ch1_1);
  95
  96         writel(ioregs->ctrl_emif_sdram_config_ext,
  97                (*ctrl)->control_emif1_sdram_config_ext);
  98         writel(ioregs->ctrl_emif_sdram_config_ext,
  99                (*ctrl)->control_emif2_sdram_config_ext);
 100
 101         /* Disable DLL select */
 102         io_settings = (readl((*ctrl)->control_port_emif1_sdram_config)
 103                                                         & 0xFFEFFFFF);
 104         writel(io_settings,
 105                 (*ctrl)->control_port_emif1_sdram_config);
 106
 107         io_settings = (readl((*ctrl)->control_port_emif2_sdram_config)
 108                                                         & 0xFFEFFFFF);
 109         writel(io_settings,
 110                 (*ctrl)->control_port_emif2_sdram_config);
 111 }
 112
 113 /*
 114  * Some tuning of IOs for optimal power and performance
 115  */
 116 void do_io_settings(void)
 117 {
 118         u32 io_settings = 0, mask = 0;
 119
 120         /* Impedance settings EMMC, C2C 1,2, hsi2 */
 121         mask = (ds_mask << 2) | (ds_mask << 8) |
 122                 (ds_mask << 16) | (ds_mask << 18);
 123         io_settings = readl((*ctrl)->control_smart1io_padconf_0) &
 124                                 (~mask);
 125         io_settings |= (ds_60_ohm << 8) | (ds_45_ohm << 16) |
 126                         (ds_45_ohm << 18) | (ds_60_ohm << 2);
 127         writel(io_settings, (*ctrl)->control_smart1io_padconf_0);
 128
 129         /* Impedance settings Mcspi2 */
 130         mask = (ds_mask << 30);
 131         io_settings = readl((*ctrl)->control_smart1io_padconf_1) &
 132                         (~mask);
 133         io_settings |= (ds_60_ohm << 30);
 134         writel(io_settings, (*ctrl)->control_smart1io_padconf_1);
 135
 136         /* Impedance settings C2C 3,4 */
 137         mask = (ds_mask << 14) | (ds_mask << 16);
 138         io_settings = readl((*ctrl)->control_smart1io_padconf_2) &
 139                         (~mask);
 140         io_settings |= (ds_45_ohm << 14) | (ds_45_ohm << 16);
 141         writel(io_settings, (*ctrl)->control_smart1io_padconf_2);
 142
 143         /* Slew rate settings EMMC, C2C 1,2 */
 144         mask = (sc_mask << 8) | (sc_mask << 16) | (sc_mask << 18);
 145         io_settings = readl((*ctrl)->control_smart2io_padconf_0) &
 146                         (~mask);
 147         io_settings |= (sc_fast << 8) | (sc_na << 16) | (sc_na << 18);
 148         writel(io_settings, (*ctrl)->control_smart2io_padconf_0);
 149
 150         /* Slew rate settings hsi2, Mcspi2 */
 151         mask = (sc_mask << 24) | (sc_mask << 28);
 152         io_settings = readl((*ctrl)->control_smart2io_padconf_1) &
 153                         (~mask);
 154         io_settings |= (sc_fast << 28) | (sc_fast << 24);
 155         writel(io_settings, (*ctrl)->control_smart2io_padconf_1);
 156
 157         /* Slew rate settings C2C 3,4 */
 158         mask = (sc_mask << 16) | (sc_mask << 18);
 159         io_settings = readl((*ctrl)->control_smart2io_padconf_2) &
 160                         (~mask);
 161         io_settings |= (sc_na << 16) | (sc_na << 18);
 162         writel(io_settings, (*ctrl)->control_smart2io_padconf_2);
 163
 164         /* impedance and slew rate settings for usb */
 165         mask = (usb_i_mask << 29) | (usb_i_mask << 26) | (usb_i_mask << 23) |
 166                 (usb_i_mask << 20) | (usb_i_mask << 17) | (usb_i_mask << 14);
 167         io_settings = readl((*ctrl)->control_smart3io_padconf_1) &
 168                         (~mask);
 169         io_settings |= (ds_60_ohm << 29) | (ds_60_ohm << 26) |
 170                        (ds_60_ohm << 23) | (sc_fast << 20) |
 171                        (sc_fast << 17) | (sc_fast << 14);
 172         writel(io_settings, (*ctrl)->control_smart3io_padconf_1);
 173
 174         if (emif_sdram_type() == EMIF_SDRAM_TYPE_LPDDR2)
 175                 io_settings_lpddr2();
 176         else
 177                 io_settings_ddr3();
 178
 179         /* Efuse settings */
 180         writel(EFUSE_1, (*ctrl)->control_efuse_1);
 181         writel(EFUSE_2, (*ctrl)->control_efuse_2);
 182         writel(EFUSE_3, (*ctrl)->control_efuse_3);
 183         writel(EFUSE_4, (*ctrl)->control_efuse_4);
 184 }
 185 #endif
 186
 187 void config_data_eye_leveling_samples(u32 emif_base)
 188 {
 189         /*EMIF_SDRAM_CONFIG_EXT-Read data eye leveling no of samples =4*/
 190         if (emif_base == EMIF1_BASE)
 191                 writel(SDRAM_CONFIG_EXT_RD_LVL_4_SAMPLES,
 192                         (*ctrl)->control_emif1_sdram_config_ext);
 193         else if (emif_base == EMIF2_BASE)
 194                 writel(SDRAM_CONFIG_EXT_RD_LVL_4_SAMPLES,
 195                         (*ctrl)->control_emif2_sdram_config_ext);
 196 }
 197
 198 void init_omap_revision(void)
 199 {
 200         /*
 201          * For some of the ES2/ES1 boards ID_CODE is not reliable:
 202          * Also, ES1 and ES2 have different ARM revisions
 203          * So use ARM revision for identification
 204          */
 205         unsigned int rev = cortex_rev();
 206
 207         switch (rev) {
 208         case MIDR_CORTEX_A15_R0P0:
 209                 switch (readl(CONTROL_ID_CODE)) {
 210                 case OMAP5430_CONTROL_ID_CODE_ES1_0:
 211                         *omap_si_rev = OMAP5430_ES1_0;
 212                         break;
 213                 case OMAP5432_CONTROL_ID_CODE_ES1_0:
 214                 default:
 215                         *omap_si_rev = OMAP5432_ES1_0;
 216                         break;
 217                 }
 218                 break;
 219         default:
 220                 *omap_si_rev = OMAP5430_SILICON_ID_INVALID;
 221         }
 222 }
 223
 224 void reset_cpu(ulong ignored)
 225 {
 226         u32 omap_rev = omap_revision();
 227
 228         /*
 229          * WARM reset is not functional in case of OMAP5430 ES1.0 soc.
 230          * So use cold reset in case instead.
 231          */
 232         if (omap_rev == OMAP5430_ES1_0)
 233                 writel(PRM_RSTCTRL_RESET << 0x1, PRM_RSTCTRL);
 234         else
 235                 writel(PRM_RSTCTRL_RESET, PRM_RSTCTRL);
 236 }