62678ff5d30739ce6dc0a4fdb5ea398acc3d31ea
[platform/kernel/u-boot.git] / arch / arm / cpu / armv7 / omap-common / emif-common.c
1 /*
2  * EMIF programming
3  *
4  * (C) Copyright 2010
5  * Texas Instruments, <www.ti.com>
6  *
7  * Aneesh V <aneesh@ti.com>
8  *
9  * See file CREDITS for list of people who contributed to this
10  * project.
11  *
12  * This program is free software; you can redistribute it and/or
13  * modify it under the terms of the GNU General Public License as
14  * published by the Free Software Foundation; either version 2 of
15  * the License, or (at your option) any later version.
16  *
17  * This program is distributed in the hope that it will be useful,
18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
20  * GNU General Public License for more details.
21  *
22  * You should have received a copy of the GNU General Public License
23  * along with this program; if not, write to the Free Software
24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
25  * MA 02111-1307 USA
26  */
27
28 #include <common.h>
29 #include <asm/emif.h>
30 #include <asm/arch/clocks.h>
31 #include <asm/arch/sys_proto.h>
32 #include <asm/omap_common.h>
33 #include <asm/utils.h>
34
35 inline u32 emif_num(u32 base)
36 {
37         if (base == EMIF1_BASE)
38                 return 1;
39         else if (base == EMIF2_BASE)
40                 return 2;
41         else
42                 return 0;
43 }
44
45
46 static inline u32 get_mr(u32 base, u32 cs, u32 mr_addr)
47 {
48         u32 mr;
49         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
50
51         mr_addr |= cs << EMIF_REG_CS_SHIFT;
52         writel(mr_addr, &emif->emif_lpddr2_mode_reg_cfg);
53         if (omap_revision() == OMAP4430_ES2_0)
54                 mr = readl(&emif->emif_lpddr2_mode_reg_data_es2);
55         else
56                 mr = readl(&emif->emif_lpddr2_mode_reg_data);
57         debug("get_mr: EMIF%d cs %d mr %08x val 0x%x\n", emif_num(base),
58               cs, mr_addr, mr);
59         return mr;
60 }
61
62 static inline void set_mr(u32 base, u32 cs, u32 mr_addr, u32 mr_val)
63 {
64         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
65
66         mr_addr |= cs << EMIF_REG_CS_SHIFT;
67         writel(mr_addr, &emif->emif_lpddr2_mode_reg_cfg);
68         writel(mr_val, &emif->emif_lpddr2_mode_reg_data);
69 }
70
71 void emif_reset_phy(u32 base)
72 {
73         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
74         u32 iodft;
75
76         iodft = readl(&emif->emif_iodft_tlgc);
77         iodft |= EMIF_REG_RESET_PHY_MASK;
78         writel(iodft, &emif->emif_iodft_tlgc);
79 }
80
81 static void do_lpddr2_init(u32 base, u32 cs)
82 {
83         u32 mr_addr;
84
85         /* Wait till device auto initialization is complete */
86         while (get_mr(base, cs, LPDDR2_MR0) & LPDDR2_MR0_DAI_MASK)
87                 ;
88         set_mr(base, cs, LPDDR2_MR10, MR10_ZQ_ZQINIT);
89         /*
90          * tZQINIT = 1 us
91          * Enough loops assuming a maximum of 2GHz
92          */
93         sdelay(2000);
94         set_mr(base, cs, LPDDR2_MR1, MR1_BL_8_BT_SEQ_WRAP_EN_NWR_3);
95         set_mr(base, cs, LPDDR2_MR16, MR16_REF_FULL_ARRAY);
96         /*
97          * Enable refresh along with writing MR2
98          * Encoding of RL in MR2 is (RL - 2)
99          */
100         mr_addr = LPDDR2_MR2 | EMIF_REG_REFRESH_EN_MASK;
101         set_mr(base, cs, mr_addr, RL_FINAL - 2);
102 }
103
104 static void lpddr2_init(u32 base, const struct emif_regs *regs)
105 {
106         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
107
108         /* Not NVM */
109         clrbits_le32(&emif->emif_lpddr2_nvm_config, EMIF_REG_CS1NVMEN_MASK);
110
111         /*
112          * Keep REG_INITREF_DIS = 1 to prevent re-initialization of SDRAM
113          * when EMIF_SDRAM_CONFIG register is written
114          */
115         setbits_le32(&emif->emif_sdram_ref_ctrl, EMIF_REG_INITREF_DIS_MASK);
116
117         /*
118          * Set the SDRAM_CONFIG and PHY_CTRL for the
119          * un-locked frequency & default RL
120          */
121         writel(regs->sdram_config_init, &emif->emif_sdram_config);
122         writel(regs->emif_ddr_phy_ctlr_1_init, &emif->emif_ddr_phy_ctrl_1);
123
124         do_lpddr2_init(base, CS0);
125         if (regs->sdram_config & EMIF_REG_EBANK_MASK)
126                 do_lpddr2_init(base, CS1);
127
128         writel(regs->sdram_config, &emif->emif_sdram_config);
129         writel(regs->emif_ddr_phy_ctlr_1, &emif->emif_ddr_phy_ctrl_1);
130
131         /* Enable refresh now */
132         clrbits_le32(&emif->emif_sdram_ref_ctrl, EMIF_REG_INITREF_DIS_MASK);
133
134 }
135
136 void emif_update_timings(u32 base, const struct emif_regs *regs)
137 {
138         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
139
140         writel(regs->ref_ctrl, &emif->emif_sdram_ref_ctrl_shdw);
141         writel(regs->sdram_tim1, &emif->emif_sdram_tim_1_shdw);
142         writel(regs->sdram_tim2, &emif->emif_sdram_tim_2_shdw);
143         writel(regs->sdram_tim3, &emif->emif_sdram_tim_3_shdw);
144         if (omap_revision() == OMAP4430_ES1_0) {
145                 /* ES1 bug EMIF should be in force idle during freq_update */
146                 writel(0, &emif->emif_pwr_mgmt_ctrl);
147         } else {
148                 writel(EMIF_PWR_MGMT_CTRL, &emif->emif_pwr_mgmt_ctrl);
149                 writel(EMIF_PWR_MGMT_CTRL_SHDW, &emif->emif_pwr_mgmt_ctrl_shdw);
150         }
151         writel(regs->read_idle_ctrl, &emif->emif_read_idlectrl_shdw);
152         writel(regs->zq_config, &emif->emif_zq_config);
153         writel(regs->temp_alert_config, &emif->emif_temp_alert_config);
154         writel(regs->emif_ddr_phy_ctlr_1, &emif->emif_ddr_phy_ctrl_1_shdw);
155
156         if (omap_revision() == OMAP5430_ES1_0) {
157                 writel(EMIF_L3_CONFIG_VAL_SYS_10_MPU_5_LL_0,
158                         &emif->emif_l3_config);
159         } else if (omap_revision() >= OMAP4460_ES1_0) {
160                 writel(EMIF_L3_CONFIG_VAL_SYS_10_MPU_3_LL_0,
161                         &emif->emif_l3_config);
162         } else {
163                 writel(EMIF_L3_CONFIG_VAL_SYS_10_LL_0,
164                         &emif->emif_l3_config);
165         }
166 }
167
168 #ifndef CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS
169 #define print_timing_reg(reg) debug(#reg" - 0x%08x\n", (reg))
170
171 /*
172  * Organization and refresh requirements for LPDDR2 devices of different
173  * types and densities. Derived from JESD209-2 section 2.4
174  */
175 const struct lpddr2_addressing addressing_table[] = {
176         /* Banks tREFIx10     rowx32,rowx16      colx32,colx16  density */
177         {BANKS4, T_REFI_15_6, {ROW_12, ROW_12}, {COL_7, COL_8} },/*64M */
178         {BANKS4, T_REFI_15_6, {ROW_12, ROW_12}, {COL_8, COL_9} },/*128M */
179         {BANKS4, T_REFI_7_8, {ROW_13, ROW_13}, {COL_8, COL_9} },/*256M */
180         {BANKS4, T_REFI_7_8, {ROW_13, ROW_13}, {COL_9, COL_10} },/*512M */
181         {BANKS8, T_REFI_7_8, {ROW_13, ROW_13}, {COL_9, COL_10} },/*1GS4 */
182         {BANKS8, T_REFI_3_9, {ROW_14, ROW_14}, {COL_9, COL_10} },/*2GS4 */
183         {BANKS8, T_REFI_3_9, {ROW_14, ROW_14}, {COL_10, COL_11} },/*4G */
184         {BANKS8, T_REFI_3_9, {ROW_15, ROW_15}, {COL_10, COL_11} },/*8G */
185         {BANKS4, T_REFI_7_8, {ROW_14, ROW_14}, {COL_9, COL_10} },/*1GS2 */
186         {BANKS4, T_REFI_3_9, {ROW_15, ROW_15}, {COL_9, COL_10} },/*2GS2 */
187 };
188
189 static const u32 lpddr2_density_2_size_in_mbytes[] = {
190         8,                      /* 64Mb */
191         16,                     /* 128Mb */
192         32,                     /* 256Mb */
193         64,                     /* 512Mb */
194         128,                    /* 1Gb   */
195         256,                    /* 2Gb   */
196         512,                    /* 4Gb   */
197         1024,                   /* 8Gb   */
198         2048,                   /* 16Gb  */
199         4096                    /* 32Gb  */
200 };
201
202 /*
203  * Calculate the period of DDR clock from frequency value and set the
204  * denominator and numerator in global variables for easy access later
205  */
206 static void set_ddr_clk_period(u32 freq)
207 {
208         /*
209          * period = 1/freq
210          * period_in_ns = 10^9/freq
211          */
212         *T_num = 1000000000;
213         *T_den = freq;
214         cancel_out(T_num, T_den, 200);
215
216 }
217
218 /*
219  * Convert time in nano seconds to number of cycles of DDR clock
220  */
221 static inline u32 ns_2_cycles(u32 ns)
222 {
223         return ((ns * (*T_den)) + (*T_num) - 1) / (*T_num);
224 }
225
226 /*
227  * ns_2_cycles with the difference that the time passed is 2 times the actual
228  * value(to avoid fractions). The cycles returned is for the original value of
229  * the timing parameter
230  */
231 static inline u32 ns_x2_2_cycles(u32 ns)
232 {
233         return ((ns * (*T_den)) + (*T_num) * 2 - 1) / ((*T_num) * 2);
234 }
235
236 /*
237  * Find addressing table index based on the device's type(S2 or S4) and
238  * density
239  */
240 s8 addressing_table_index(u8 type, u8 density, u8 width)
241 {
242         u8 index;
243         if ((density > LPDDR2_DENSITY_8Gb) || (width == LPDDR2_IO_WIDTH_8))
244                 return -1;
245
246         /*
247          * Look at the way ADDR_TABLE_INDEX* values have been defined
248          * in emif.h compared to LPDDR2_DENSITY_* values
249          * The table is layed out in the increasing order of density
250          * (ignoring type). The exceptions 1GS2 and 2GS2 have been placed
251          * at the end
252          */
253         if ((type == LPDDR2_TYPE_S2) && (density == LPDDR2_DENSITY_1Gb))
254                 index = ADDR_TABLE_INDEX1GS2;
255         else if ((type == LPDDR2_TYPE_S2) && (density == LPDDR2_DENSITY_2Gb))
256                 index = ADDR_TABLE_INDEX2GS2;
257         else
258                 index = density;
259
260         debug("emif: addressing table index %d\n", index);
261
262         return index;
263 }
264
265 /*
266  * Find the the right timing table from the array of timing
267  * tables of the device using DDR clock frequency
268  */
269 static const struct lpddr2_ac_timings *get_timings_table(const struct
270                         lpddr2_ac_timings const *const *device_timings,
271                         u32 freq)
272 {
273         u32 i, temp, freq_nearest;
274         const struct lpddr2_ac_timings *timings = 0;
275
276         emif_assert(freq <= MAX_LPDDR2_FREQ);
277         emif_assert(device_timings);
278
279         /*
280          * Start with the maximum allowed frequency - that is always safe
281          */
282         freq_nearest = MAX_LPDDR2_FREQ;
283         /*
284          * Find the timings table that has the max frequency value:
285          *   i.  Above or equal to the DDR frequency - safe
286          *   ii. The lowest that satisfies condition (i) - optimal
287          */
288         for (i = 0; (i < MAX_NUM_SPEEDBINS) && device_timings[i]; i++) {
289                 temp = device_timings[i]->max_freq;
290                 if ((temp >= freq) && (temp <= freq_nearest)) {
291                         freq_nearest = temp;
292                         timings = device_timings[i];
293                 }
294         }
295         debug("emif: timings table: %d\n", freq_nearest);
296         return timings;
297 }
298
299 /*
300  * Finds the value of emif_sdram_config_reg
301  * All parameters are programmed based on the device on CS0.
302  * If there is a device on CS1, it will be same as that on CS0 or
303  * it will be NVM. We don't support NVM yet.
304  * If cs1_device pointer is NULL it is assumed that there is no device
305  * on CS1
306  */
307 static u32 get_sdram_config_reg(const struct lpddr2_device_details *cs0_device,
308                                 const struct lpddr2_device_details *cs1_device,
309                                 const struct lpddr2_addressing *addressing,
310                                 u8 RL)
311 {
312         u32 config_reg = 0;
313
314         config_reg |=  (cs0_device->type + 4) << EMIF_REG_SDRAM_TYPE_SHIFT;
315         config_reg |=  EMIF_INTERLEAVING_POLICY_MAX_INTERLEAVING <<
316                         EMIF_REG_IBANK_POS_SHIFT;
317
318         config_reg |= cs0_device->io_width << EMIF_REG_NARROW_MODE_SHIFT;
319
320         config_reg |= RL << EMIF_REG_CL_SHIFT;
321
322         config_reg |= addressing->row_sz[cs0_device->io_width] <<
323                         EMIF_REG_ROWSIZE_SHIFT;
324
325         config_reg |= addressing->num_banks << EMIF_REG_IBANK_SHIFT;
326
327         config_reg |= (cs1_device ? EBANK_CS1_EN : EBANK_CS1_DIS) <<
328                         EMIF_REG_EBANK_SHIFT;
329
330         config_reg |= addressing->col_sz[cs0_device->io_width] <<
331                         EMIF_REG_PAGESIZE_SHIFT;
332
333         return config_reg;
334 }
335
336 static u32 get_sdram_ref_ctrl(u32 freq,
337                               const struct lpddr2_addressing *addressing)
338 {
339         u32 ref_ctrl = 0, val = 0, freq_khz;
340         freq_khz = freq / 1000;
341         /*
342          * refresh rate to be set is 'tREFI * freq in MHz
343          * division by 10000 to account for khz and x10 in t_REFI_us_x10
344          */
345         val = addressing->t_REFI_us_x10 * freq_khz / 10000;
346         ref_ctrl |= val << EMIF_REG_REFRESH_RATE_SHIFT;
347
348         return ref_ctrl;
349 }
350
351 static u32 get_sdram_tim_1_reg(const struct lpddr2_ac_timings *timings,
352                                const struct lpddr2_min_tck *min_tck,
353                                const struct lpddr2_addressing *addressing)
354 {
355         u32 tim1 = 0, val = 0;
356         val = max(min_tck->tWTR, ns_x2_2_cycles(timings->tWTRx2)) - 1;
357         tim1 |= val << EMIF_REG_T_WTR_SHIFT;
358
359         if (addressing->num_banks == BANKS8)
360                 val = (timings->tFAW * (*T_den) + 4 * (*T_num) - 1) /
361                                                         (4 * (*T_num)) - 1;
362         else
363                 val = max(min_tck->tRRD, ns_2_cycles(timings->tRRD)) - 1;
364
365         tim1 |= val << EMIF_REG_T_RRD_SHIFT;
366
367         val = ns_2_cycles(timings->tRASmin + timings->tRPab) - 1;
368         tim1 |= val << EMIF_REG_T_RC_SHIFT;
369
370         val = max(min_tck->tRAS_MIN, ns_2_cycles(timings->tRASmin)) - 1;
371         tim1 |= val << EMIF_REG_T_RAS_SHIFT;
372
373         val = max(min_tck->tWR, ns_2_cycles(timings->tWR)) - 1;
374         tim1 |= val << EMIF_REG_T_WR_SHIFT;
375
376         val = max(min_tck->tRCD, ns_2_cycles(timings->tRCD)) - 1;
377         tim1 |= val << EMIF_REG_T_RCD_SHIFT;
378
379         val = max(min_tck->tRP_AB, ns_2_cycles(timings->tRPab)) - 1;
380         tim1 |= val << EMIF_REG_T_RP_SHIFT;
381
382         return tim1;
383 }
384
385 static u32 get_sdram_tim_2_reg(const struct lpddr2_ac_timings *timings,
386                                const struct lpddr2_min_tck *min_tck)
387 {
388         u32 tim2 = 0, val = 0;
389         val = max(min_tck->tCKE, timings->tCKE) - 1;
390         tim2 |= val << EMIF_REG_T_CKE_SHIFT;
391
392         val = max(min_tck->tRTP, ns_x2_2_cycles(timings->tRTPx2)) - 1;
393         tim2 |= val << EMIF_REG_T_RTP_SHIFT;
394
395         /*
396          * tXSRD = tRFCab + 10 ns. XSRD and XSNR should have the
397          * same value
398          */
399         val = ns_2_cycles(timings->tXSR) - 1;
400         tim2 |= val << EMIF_REG_T_XSRD_SHIFT;
401         tim2 |= val << EMIF_REG_T_XSNR_SHIFT;
402
403         val = max(min_tck->tXP, ns_x2_2_cycles(timings->tXPx2)) - 1;
404         tim2 |= val << EMIF_REG_T_XP_SHIFT;
405
406         return tim2;
407 }
408
409 static u32 get_sdram_tim_3_reg(const struct lpddr2_ac_timings *timings,
410                                const struct lpddr2_min_tck *min_tck,
411                                const struct lpddr2_addressing *addressing)
412 {
413         u32 tim3 = 0, val = 0;
414         val = min(timings->tRASmax * 10 / addressing->t_REFI_us_x10 - 1, 0xF);
415         tim3 |= val << EMIF_REG_T_RAS_MAX_SHIFT;
416
417         val = ns_2_cycles(timings->tRFCab) - 1;
418         tim3 |= val << EMIF_REG_T_RFC_SHIFT;
419
420         val = ns_x2_2_cycles(timings->tDQSCKMAXx2) - 1;
421         tim3 |= val << EMIF_REG_T_TDQSCKMAX_SHIFT;
422
423         val = ns_2_cycles(timings->tZQCS) - 1;
424         tim3 |= val << EMIF_REG_ZQ_ZQCS_SHIFT;
425
426         val = max(min_tck->tCKESR, ns_2_cycles(timings->tCKESR)) - 1;
427         tim3 |= val << EMIF_REG_T_CKESR_SHIFT;
428
429         return tim3;
430 }
431
432 static u32 get_zq_config_reg(const struct lpddr2_device_details *cs1_device,
433                              const struct lpddr2_addressing *addressing,
434                              u8 volt_ramp)
435 {
436         u32 zq = 0, val = 0;
437         if (volt_ramp)
438                 val =
439                     EMIF_ZQCS_INTERVAL_DVFS_IN_US * 10 /
440                     addressing->t_REFI_us_x10;
441         else
442                 val =
443                     EMIF_ZQCS_INTERVAL_NORMAL_IN_US * 10 /
444                     addressing->t_REFI_us_x10;
445         zq |= val << EMIF_REG_ZQ_REFINTERVAL_SHIFT;
446
447         zq |= (REG_ZQ_ZQCL_MULT - 1) << EMIF_REG_ZQ_ZQCL_MULT_SHIFT;
448
449         zq |= (REG_ZQ_ZQINIT_MULT - 1) << EMIF_REG_ZQ_ZQINIT_MULT_SHIFT;
450
451         zq |= REG_ZQ_SFEXITEN_ENABLE << EMIF_REG_ZQ_SFEXITEN_SHIFT;
452
453         /*
454          * Assuming that two chipselects have a single calibration resistor
455          * If there are indeed two calibration resistors, then this flag should
456          * be enabled to take advantage of dual calibration feature.
457          * This data should ideally come from board files. But considering
458          * that none of the boards today have calibration resistors per CS,
459          * it would be an unnecessary overhead.
460          */
461         zq |= REG_ZQ_DUALCALEN_DISABLE << EMIF_REG_ZQ_DUALCALEN_SHIFT;
462
463         zq |= REG_ZQ_CS0EN_ENABLE << EMIF_REG_ZQ_CS0EN_SHIFT;
464
465         zq |= (cs1_device ? 1 : 0) << EMIF_REG_ZQ_CS1EN_SHIFT;
466
467         return zq;
468 }
469
470 static u32 get_temp_alert_config(const struct lpddr2_device_details *cs1_device,
471                                  const struct lpddr2_addressing *addressing,
472                                  u8 is_derated)
473 {
474         u32 alert = 0, interval;
475         interval =
476             TEMP_ALERT_POLL_INTERVAL_MS * 10000 / addressing->t_REFI_us_x10;
477         if (is_derated)
478                 interval *= 4;
479         alert |= interval << EMIF_REG_TA_REFINTERVAL_SHIFT;
480
481         alert |= TEMP_ALERT_CONFIG_DEVCT_1 << EMIF_REG_TA_DEVCNT_SHIFT;
482
483         alert |= TEMP_ALERT_CONFIG_DEVWDT_32 << EMIF_REG_TA_DEVWDT_SHIFT;
484
485         alert |= 1 << EMIF_REG_TA_SFEXITEN_SHIFT;
486
487         alert |= 1 << EMIF_REG_TA_CS0EN_SHIFT;
488
489         alert |= (cs1_device ? 1 : 0) << EMIF_REG_TA_CS1EN_SHIFT;
490
491         return alert;
492 }
493
494 static u32 get_read_idle_ctrl_reg(u8 volt_ramp)
495 {
496         u32 idle = 0, val = 0;
497         if (volt_ramp)
498                 val = ns_2_cycles(READ_IDLE_INTERVAL_DVFS) / 64 - 1;
499         else
500                 /*Maximum value in normal conditions - suggested by hw team */
501                 val = 0x1FF;
502         idle |= val << EMIF_REG_READ_IDLE_INTERVAL_SHIFT;
503
504         idle |= EMIF_REG_READ_IDLE_LEN_VAL << EMIF_REG_READ_IDLE_LEN_SHIFT;
505
506         return idle;
507 }
508
509 static u32 get_ddr_phy_ctrl_1(u32 freq, u8 RL)
510 {
511         u32 phy = 0, val = 0;
512
513         phy |= (RL + 2) << EMIF_REG_READ_LATENCY_SHIFT;
514
515         if (freq <= 100000000)
516                 val = EMIF_DLL_SLAVE_DLY_CTRL_100_MHZ_AND_LESS;
517         else if (freq <= 200000000)
518                 val = EMIF_DLL_SLAVE_DLY_CTRL_200_MHZ;
519         else
520                 val = EMIF_DLL_SLAVE_DLY_CTRL_400_MHZ;
521         phy |= val << EMIF_REG_DLL_SLAVE_DLY_CTRL_SHIFT;
522
523         /* Other fields are constant magic values. Hardcode them together */
524         phy |= EMIF_DDR_PHY_CTRL_1_BASE_VAL <<
525                 EMIF_EMIF_DDR_PHY_CTRL_1_BASE_VAL_SHIFT;
526
527         return phy;
528 }
529
530 static u32 get_emif_mem_size(struct emif_device_details *devices)
531 {
532         u32 size_mbytes = 0, temp;
533
534         if (!devices)
535                 return 0;
536
537         if (devices->cs0_device_details) {
538                 temp = devices->cs0_device_details->density;
539                 size_mbytes += lpddr2_density_2_size_in_mbytes[temp];
540         }
541
542         if (devices->cs1_device_details) {
543                 temp = devices->cs1_device_details->density;
544                 size_mbytes += lpddr2_density_2_size_in_mbytes[temp];
545         }
546         /* convert to bytes */
547         return size_mbytes << 20;
548 }
549
550 /* Gets the encoding corresponding to a given DMM section size */
551 u32 get_dmm_section_size_map(u32 section_size)
552 {
553         /*
554          * Section size mapping:
555          * 0x0: 16-MiB section
556          * 0x1: 32-MiB section
557          * 0x2: 64-MiB section
558          * 0x3: 128-MiB section
559          * 0x4: 256-MiB section
560          * 0x5: 512-MiB section
561          * 0x6: 1-GiB section
562          * 0x7: 2-GiB section
563          */
564         section_size >>= 24; /* divide by 16 MB */
565         return log_2_n_round_down(section_size);
566 }
567
568 static void emif_calculate_regs(
569                 const struct emif_device_details *emif_dev_details,
570                 u32 freq, struct emif_regs *regs)
571 {
572         u32 temp, sys_freq;
573         const struct lpddr2_addressing *addressing;
574         const struct lpddr2_ac_timings *timings;
575         const struct lpddr2_min_tck *min_tck;
576         const struct lpddr2_device_details *cs0_dev_details =
577                                         emif_dev_details->cs0_device_details;
578         const struct lpddr2_device_details *cs1_dev_details =
579                                         emif_dev_details->cs1_device_details;
580         const struct lpddr2_device_timings *cs0_dev_timings =
581                                         emif_dev_details->cs0_device_timings;
582
583         emif_assert(emif_dev_details);
584         emif_assert(regs);
585         /*
586          * You can not have a device on CS1 without one on CS0
587          * So configuring EMIF without a device on CS0 doesn't
588          * make sense
589          */
590         emif_assert(cs0_dev_details);
591         emif_assert(cs0_dev_details->type != LPDDR2_TYPE_NVM);
592         /*
593          * If there is a device on CS1 it should be same type as CS0
594          * (or NVM. But NVM is not supported in this driver yet)
595          */
596         emif_assert((cs1_dev_details == NULL) ||
597                     (cs1_dev_details->type == LPDDR2_TYPE_NVM) ||
598                     (cs0_dev_details->type == cs1_dev_details->type));
599         emif_assert(freq <= MAX_LPDDR2_FREQ);
600
601         set_ddr_clk_period(freq);
602
603         /*
604          * The device on CS0 is used for all timing calculations
605          * There is only one set of registers for timings per EMIF. So, if the
606          * second CS(CS1) has a device, it should have the same timings as the
607          * device on CS0
608          */
609         timings = get_timings_table(cs0_dev_timings->ac_timings, freq);
610         emif_assert(timings);
611         min_tck = cs0_dev_timings->min_tck;
612
613         temp = addressing_table_index(cs0_dev_details->type,
614                                       cs0_dev_details->density,
615                                       cs0_dev_details->io_width);
616
617         emif_assert((temp >= 0));
618         addressing = &(addressing_table[temp]);
619         emif_assert(addressing);
620
621         sys_freq = get_sys_clk_freq();
622
623         regs->sdram_config_init = get_sdram_config_reg(cs0_dev_details,
624                                                         cs1_dev_details,
625                                                         addressing, RL_BOOT);
626
627         regs->sdram_config = get_sdram_config_reg(cs0_dev_details,
628                                                 cs1_dev_details,
629                                                 addressing, RL_FINAL);
630
631         regs->ref_ctrl = get_sdram_ref_ctrl(freq, addressing);
632
633         regs->sdram_tim1 = get_sdram_tim_1_reg(timings, min_tck, addressing);
634
635         regs->sdram_tim2 = get_sdram_tim_2_reg(timings, min_tck);
636
637         regs->sdram_tim3 = get_sdram_tim_3_reg(timings, min_tck, addressing);
638
639         regs->read_idle_ctrl = get_read_idle_ctrl_reg(LPDDR2_VOLTAGE_STABLE);
640
641         regs->temp_alert_config =
642             get_temp_alert_config(cs1_dev_details, addressing, 0);
643
644         regs->zq_config = get_zq_config_reg(cs1_dev_details, addressing,
645                                             LPDDR2_VOLTAGE_STABLE);
646
647         regs->emif_ddr_phy_ctlr_1_init =
648                         get_ddr_phy_ctrl_1(sys_freq / 2, RL_BOOT);
649
650         regs->emif_ddr_phy_ctlr_1 =
651                         get_ddr_phy_ctrl_1(freq, RL_FINAL);
652
653         regs->freq = freq;
654
655         print_timing_reg(regs->sdram_config_init);
656         print_timing_reg(regs->sdram_config);
657         print_timing_reg(regs->ref_ctrl);
658         print_timing_reg(regs->sdram_tim1);
659         print_timing_reg(regs->sdram_tim2);
660         print_timing_reg(regs->sdram_tim3);
661         print_timing_reg(regs->read_idle_ctrl);
662         print_timing_reg(regs->temp_alert_config);
663         print_timing_reg(regs->zq_config);
664         print_timing_reg(regs->emif_ddr_phy_ctlr_1);
665         print_timing_reg(regs->emif_ddr_phy_ctlr_1_init);
666 }
667 #endif /* CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS */
668
669 #ifdef CONFIG_SYS_AUTOMATIC_SDRAM_DETECTION
670 const char *get_lpddr2_type(u8 type_id)
671 {
672         switch (type_id) {
673         case LPDDR2_TYPE_S4:
674                 return "LPDDR2-S4";
675         case LPDDR2_TYPE_S2:
676                 return "LPDDR2-S2";
677         default:
678                 return NULL;
679         }
680 }
681
682 const char *get_lpddr2_io_width(u8 width_id)
683 {
684         switch (width_id) {
685         case LPDDR2_IO_WIDTH_8:
686                 return "x8";
687         case LPDDR2_IO_WIDTH_16:
688                 return "x16";
689         case LPDDR2_IO_WIDTH_32:
690                 return "x32";
691         default:
692                 return NULL;
693         }
694 }
695
696 const char *get_lpddr2_manufacturer(u32 manufacturer)
697 {
698         switch (manufacturer) {
699         case LPDDR2_MANUFACTURER_SAMSUNG:
700                 return "Samsung";
701         case LPDDR2_MANUFACTURER_QIMONDA:
702                 return "Qimonda";
703         case LPDDR2_MANUFACTURER_ELPIDA:
704                 return "Elpida";
705         case LPDDR2_MANUFACTURER_ETRON:
706                 return "Etron";
707         case LPDDR2_MANUFACTURER_NANYA:
708                 return "Nanya";
709         case LPDDR2_MANUFACTURER_HYNIX:
710                 return "Hynix";
711         case LPDDR2_MANUFACTURER_MOSEL:
712                 return "Mosel";
713         case LPDDR2_MANUFACTURER_WINBOND:
714                 return "Winbond";
715         case LPDDR2_MANUFACTURER_ESMT:
716                 return "ESMT";
717         case LPDDR2_MANUFACTURER_SPANSION:
718                 return "Spansion";
719         case LPDDR2_MANUFACTURER_SST:
720                 return "SST";
721         case LPDDR2_MANUFACTURER_ZMOS:
722                 return "ZMOS";
723         case LPDDR2_MANUFACTURER_INTEL:
724                 return "Intel";
725         case LPDDR2_MANUFACTURER_NUMONYX:
726                 return "Numonyx";
727         case LPDDR2_MANUFACTURER_MICRON:
728                 return "Micron";
729         default:
730                 return NULL;
731         }
732 }
733
734 static void display_sdram_details(u32 emif_nr, u32 cs,
735                                   struct lpddr2_device_details *device)
736 {
737         const char *mfg_str;
738         const char *type_str;
739         char density_str[10];
740         u32 density;
741
742         debug("EMIF%d CS%d\t", emif_nr, cs);
743
744         if (!device) {
745                 debug("None\n");
746                 return;
747         }
748
749         mfg_str = get_lpddr2_manufacturer(device->manufacturer);
750         type_str = get_lpddr2_type(device->type);
751
752         density = lpddr2_density_2_size_in_mbytes[device->density];
753         if ((density / 1024 * 1024) == density) {
754                 density /= 1024;
755                 sprintf(density_str, "%d GB", density);
756         } else
757                 sprintf(density_str, "%d MB", density);
758         if (mfg_str && type_str)
759                 debug("%s\t\t%s\t%s\n", mfg_str, type_str, density_str);
760 }
761
762 static u8 is_lpddr2_sdram_present(u32 base, u32 cs,
763                                   struct lpddr2_device_details *lpddr2_device)
764 {
765         u32 mr = 0, temp;
766
767         mr = get_mr(base, cs, LPDDR2_MR0);
768         if (mr > 0xFF) {
769                 /* Mode register value bigger than 8 bit */
770                 return 0;
771         }
772
773         temp = (mr & LPDDR2_MR0_DI_MASK) >> LPDDR2_MR0_DI_SHIFT;
774         if (temp) {
775                 /* Not SDRAM */
776                 return 0;
777         }
778         temp = (mr & LPDDR2_MR0_DNVI_MASK) >> LPDDR2_MR0_DNVI_SHIFT;
779
780         if (temp) {
781                 /* DNV supported - But DNV is only supported for NVM */
782                 return 0;
783         }
784
785         mr = get_mr(base, cs, LPDDR2_MR4);
786         if (mr > 0xFF) {
787                 /* Mode register value bigger than 8 bit */
788                 return 0;
789         }
790
791         mr = get_mr(base, cs, LPDDR2_MR5);
792         if (mr >= 0xFF) {
793                 /* Mode register value bigger than 8 bit */
794                 return 0;
795         }
796
797         if (!get_lpddr2_manufacturer(mr)) {
798                 /* Manufacturer not identified */
799                 return 0;
800         }
801         lpddr2_device->manufacturer = mr;
802
803         mr = get_mr(base, cs, LPDDR2_MR6);
804         if (mr >= 0xFF) {
805                 /* Mode register value bigger than 8 bit */
806                 return 0;
807         }
808
809         mr = get_mr(base, cs, LPDDR2_MR7);
810         if (mr >= 0xFF) {
811                 /* Mode register value bigger than 8 bit */
812                 return 0;
813         }
814
815         mr = get_mr(base, cs, LPDDR2_MR8);
816         if (mr >= 0xFF) {
817                 /* Mode register value bigger than 8 bit */
818                 return 0;
819         }
820
821         temp = (mr & MR8_TYPE_MASK) >> MR8_TYPE_SHIFT;
822         if (!get_lpddr2_type(temp)) {
823                 /* Not SDRAM */
824                 return 0;
825         }
826         lpddr2_device->type = temp;
827
828         temp = (mr & MR8_DENSITY_MASK) >> MR8_DENSITY_SHIFT;
829         if (temp > LPDDR2_DENSITY_32Gb) {
830                 /* Density not supported */
831                 return 0;
832         }
833         lpddr2_device->density = temp;
834
835         temp = (mr & MR8_IO_WIDTH_MASK) >> MR8_IO_WIDTH_SHIFT;
836         if (!get_lpddr2_io_width(temp)) {
837                 /* IO width unsupported value */
838                 return 0;
839         }
840         lpddr2_device->io_width = temp;
841
842         /*
843          * If all the above tests pass we should
844          * have a device on this chip-select
845          */
846         return 1;
847 }
848
849 struct lpddr2_device_details *emif_get_device_details(u32 emif_nr, u8 cs,
850                         struct lpddr2_device_details *lpddr2_dev_details)
851 {
852         u32 phy;
853         u32 base = (emif_nr == 1) ? EMIF1_BASE : EMIF2_BASE;
854
855         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
856
857         if (!lpddr2_dev_details)
858                 return NULL;
859
860         /* Do the minimum init for mode register accesses */
861         if (!running_from_sdram()) {
862                 phy = get_ddr_phy_ctrl_1(get_sys_clk_freq() / 2, RL_BOOT);
863                 writel(phy, &emif->emif_ddr_phy_ctrl_1);
864         }
865
866         if (!(is_lpddr2_sdram_present(base, cs, lpddr2_dev_details)))
867                 return NULL;
868
869         display_sdram_details(emif_num(base), cs, lpddr2_dev_details);
870
871         return lpddr2_dev_details;
872 }
873 #endif /* CONFIG_SYS_AUTOMATIC_SDRAM_DETECTION */
874
875 static void do_sdram_init(u32 base)
876 {
877         const struct emif_regs *regs;
878         u32 in_sdram, emif_nr;
879
880         debug(">>do_sdram_init() %x\n", base);
881
882         in_sdram = running_from_sdram();
883         emif_nr = (base == EMIF1_BASE) ? 1 : 2;
884
885 #ifdef CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS
886         emif_get_reg_dump(emif_nr, &regs);
887         if (!regs) {
888                 debug("EMIF: reg dump not provided\n");
889                 return;
890         }
891 #else
892         /*
893          * The user has not provided the register values. We need to
894          * calculate it based on the timings and the DDR frequency
895          */
896         struct emif_device_details dev_details;
897         struct emif_regs calculated_regs;
898
899         /*
900          * Get device details:
901          * - Discovered if CONFIG_SYS_AUTOMATIC_SDRAM_DETECTION is set
902          * - Obtained from user otherwise
903          */
904         struct lpddr2_device_details cs0_dev_details, cs1_dev_details;
905         emif_reset_phy(base);
906         dev_details.cs0_device_details = emif_get_device_details(emif_nr, CS0,
907                                                 &cs0_dev_details);
908         dev_details.cs1_device_details = emif_get_device_details(emif_nr, CS1,
909                                                 &cs1_dev_details);
910         emif_reset_phy(base);
911
912         /* Return if no devices on this EMIF */
913         if (!dev_details.cs0_device_details &&
914             !dev_details.cs1_device_details) {
915                 emif_sizes[emif_nr - 1] = 0;
916                 return;
917         }
918
919         if (!in_sdram)
920                 emif_sizes[emif_nr - 1] = get_emif_mem_size(&dev_details);
921
922         /*
923          * Get device timings:
924          * - Default timings specified by JESD209-2 if
925          *   CONFIG_SYS_DEFAULT_LPDDR2_TIMINGS is set
926          * - Obtained from user otherwise
927          */
928         emif_get_device_timings(emif_nr, &dev_details.cs0_device_timings,
929                                 &dev_details.cs1_device_timings);
930
931         /* Calculate the register values */
932         emif_calculate_regs(&dev_details, omap_ddr_clk(), &calculated_regs);
933         regs = &calculated_regs;
934 #endif /* CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS */
935
936         /*
937          * Initializing the LPDDR2 device can not happen from SDRAM.
938          * Changing the timing registers in EMIF can happen(going from one
939          * OPP to another)
940          */
941         if (!in_sdram)
942                 lpddr2_init(base, regs);
943
944         /* Write to the shadow registers */
945         emif_update_timings(base, regs);
946
947         debug("<<do_sdram_init() %x\n", base);
948 }
949
950 void emif_post_init_config(u32 base)
951 {
952         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
953         u32 omap_rev = omap_revision();
954
955         if (omap_rev == OMAP5430_ES1_0)
956                 return;
957
958         /* reset phy on ES2.0 */
959         if (omap_rev == OMAP4430_ES2_0)
960                 emif_reset_phy(base);
961
962         /* Put EMIF back in smart idle on ES1.0 */
963         if (omap_rev == OMAP4430_ES1_0)
964                 writel(0x80000000, &emif->emif_pwr_mgmt_ctrl);
965 }
966
967 void dmm_init(u32 base)
968 {
969         const struct dmm_lisa_map_regs *lisa_map_regs;
970
971 #ifdef CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS
972         emif_get_dmm_regs(&lisa_map_regs);
973 #else
974         u32 emif1_size, emif2_size, mapped_size, section_map = 0;
975         u32 section_cnt, sys_addr;
976         struct dmm_lisa_map_regs lis_map_regs_calculated = {0};
977
978         mapped_size = 0;
979         section_cnt = 3;
980         sys_addr = CONFIG_SYS_SDRAM_BASE;
981         emif1_size = emif_sizes[0];
982         emif2_size = emif_sizes[1];
983         debug("emif1_size 0x%x emif2_size 0x%x\n", emif1_size, emif2_size);
984
985         if (!emif1_size && !emif2_size)
986                 return;
987
988         /* symmetric interleaved section */
989         if (emif1_size && emif2_size) {
990                 mapped_size = min(emif1_size, emif2_size);
991                 section_map = DMM_LISA_MAP_INTERLEAVED_BASE_VAL;
992                 section_map |= 0 << EMIF_SDRC_ADDR_SHIFT;
993                 /* only MSB */
994                 section_map |= (sys_addr >> 24) <<
995                                 EMIF_SYS_ADDR_SHIFT;
996                 section_map |= get_dmm_section_size_map(mapped_size * 2)
997                                 << EMIF_SYS_SIZE_SHIFT;
998                 lis_map_regs_calculated.dmm_lisa_map_3 = section_map;
999                 emif1_size -= mapped_size;
1000                 emif2_size -= mapped_size;
1001                 sys_addr += (mapped_size * 2);
1002                 section_cnt--;
1003         }
1004
1005         /*
1006          * Single EMIF section(we can have a maximum of 1 single EMIF
1007          * section- either EMIF1 or EMIF2 or none, but not both)
1008          */
1009         if (emif1_size) {
1010                 section_map = DMM_LISA_MAP_EMIF1_ONLY_BASE_VAL;
1011                 section_map |= get_dmm_section_size_map(emif1_size)
1012                                 << EMIF_SYS_SIZE_SHIFT;
1013                 /* only MSB */
1014                 section_map |= (mapped_size >> 24) <<
1015                                 EMIF_SDRC_ADDR_SHIFT;
1016                 /* only MSB */
1017                 section_map |= (sys_addr >> 24) << EMIF_SYS_ADDR_SHIFT;
1018                 section_cnt--;
1019         }
1020         if (emif2_size) {
1021                 section_map = DMM_LISA_MAP_EMIF2_ONLY_BASE_VAL;
1022                 section_map |= get_dmm_section_size_map(emif2_size) <<
1023                                 EMIF_SYS_SIZE_SHIFT;
1024                 /* only MSB */
1025                 section_map |= mapped_size >> 24 << EMIF_SDRC_ADDR_SHIFT;
1026                 /* only MSB */
1027                 section_map |= sys_addr >> 24 << EMIF_SYS_ADDR_SHIFT;
1028                 section_cnt--;
1029         }
1030
1031         if (section_cnt == 2) {
1032                 /* Only 1 section - either symmetric or single EMIF */
1033                 lis_map_regs_calculated.dmm_lisa_map_3 = section_map;
1034                 lis_map_regs_calculated.dmm_lisa_map_2 = 0;
1035                 lis_map_regs_calculated.dmm_lisa_map_1 = 0;
1036         } else {
1037                 /* 2 sections - 1 symmetric, 1 single EMIF */
1038                 lis_map_regs_calculated.dmm_lisa_map_2 = section_map;
1039                 lis_map_regs_calculated.dmm_lisa_map_1 = 0;
1040         }
1041
1042         /* TRAP for invalid TILER mappings in section 0 */
1043         lis_map_regs_calculated.dmm_lisa_map_0 = DMM_LISA_MAP_0_INVAL_ADDR_TRAP;
1044
1045         lisa_map_regs = &lis_map_regs_calculated;
1046 #endif
1047         struct dmm_lisa_map_regs *hw_lisa_map_regs =
1048             (struct dmm_lisa_map_regs *)base;
1049
1050         writel(0, &hw_lisa_map_regs->dmm_lisa_map_3);
1051         writel(0, &hw_lisa_map_regs->dmm_lisa_map_2);
1052         writel(0, &hw_lisa_map_regs->dmm_lisa_map_1);
1053         writel(0, &hw_lisa_map_regs->dmm_lisa_map_0);
1054
1055         writel(lisa_map_regs->dmm_lisa_map_3,
1056                 &hw_lisa_map_regs->dmm_lisa_map_3);
1057         writel(lisa_map_regs->dmm_lisa_map_2,
1058                 &hw_lisa_map_regs->dmm_lisa_map_2);
1059         writel(lisa_map_regs->dmm_lisa_map_1,
1060                 &hw_lisa_map_regs->dmm_lisa_map_1);
1061         writel(lisa_map_regs->dmm_lisa_map_0,
1062                 &hw_lisa_map_regs->dmm_lisa_map_0);
1063
1064         if (omap_revision() >= OMAP4460_ES1_0) {
1065                 hw_lisa_map_regs =
1066                     (struct dmm_lisa_map_regs *)MA_BASE;
1067
1068                 writel(lisa_map_regs->dmm_lisa_map_3,
1069                         &hw_lisa_map_regs->dmm_lisa_map_3);
1070                 writel(lisa_map_regs->dmm_lisa_map_2,
1071                         &hw_lisa_map_regs->dmm_lisa_map_2);
1072                 writel(lisa_map_regs->dmm_lisa_map_1,
1073                         &hw_lisa_map_regs->dmm_lisa_map_1);
1074                 writel(lisa_map_regs->dmm_lisa_map_0,
1075                         &hw_lisa_map_regs->dmm_lisa_map_0);
1076         }
1077 }
1078
1079 /*
1080  * SDRAM initialization:
1081  * SDRAM initialization has two parts:
1082  * 1. Configuring the SDRAM device
1083  * 2. Update the AC timings related parameters in the EMIF module
1084  * (1) should be done only once and should not be done while we are
1085  * running from SDRAM.
1086  * (2) can and should be done more than once if OPP changes.
1087  * Particularly, this may be needed when we boot without SPL and
1088  * and using Configuration Header(CH). ROM code supports only at 50% OPP
1089  * at boot (low power boot). So u-boot has to switch to OPP100 and update
1090  * the frequency. So,
1091  * Doing (1) and (2) makes sense - first time initialization
1092  * Doing (2) and not (1) makes sense - OPP change (when using CH)
1093  * Doing (1) and not (2) doen't make sense
1094  * See do_sdram_init() for the details
1095  */
1096 void sdram_init(void)
1097 {
1098         u32 in_sdram, size_prog, size_detect;
1099
1100         debug(">>sdram_init()\n");
1101
1102         if (omap_hw_init_context() == OMAP_INIT_CONTEXT_UBOOT_AFTER_SPL)
1103                 return;
1104
1105         in_sdram = running_from_sdram();
1106         debug("in_sdram = %d\n", in_sdram);
1107
1108         if (!in_sdram)
1109                 bypass_dpll(&prcm->cm_clkmode_dpll_core);
1110
1111
1112         do_sdram_init(EMIF1_BASE);
1113         do_sdram_init(EMIF2_BASE);
1114
1115         if (!in_sdram) {
1116                 dmm_init(DMM_BASE);
1117                 emif_post_init_config(EMIF1_BASE);
1118                 emif_post_init_config(EMIF2_BASE);
1119         }
1120
1121         /* for the shadow registers to take effect */
1122         freq_update_core();
1123
1124         /* Do some testing after the init */
1125         if (!in_sdram) {
1126                 size_prog = omap_sdram_size();
1127                 size_detect = get_ram_size((long *)CONFIG_SYS_SDRAM_BASE,
1128                                                 size_prog);
1129                 /* Compare with the size programmed */
1130                 if (size_detect != size_prog) {
1131                         printf("SDRAM: identified size not same as expected"
1132                                 " size identified: %x expected: %x\n",
1133                                 size_detect,
1134                                 size_prog);
1135                 } else
1136                         debug("get_ram_size() successful");
1137         }
1138
1139         debug("<<sdram_init()\n");
1140 }