arch/arm/cpu/armv7/omap-common/clocks-common.c

   1 /*
   2  *
   3  * Clock initialization for OMAP4
   4  *
   5  * (C) Copyright 2010
   6  * Texas Instruments, <www.ti.com>
   7  *
   8  * Aneesh V <aneesh@ti.com>
   9  *
  10  * Based on previous work by:
  11  *      Santosh Shilimkar <santosh.shilimkar@ti.com>
  12  *      Rajendra Nayak <rnayak@ti.com>
  13  *
  14  * SPDX-License-Identifier:     GPL-2.0+
  15  */
  16 #include <common.h>
  17 #include <i2c.h>
  18 #include <asm/omap_common.h>
  19 #include <asm/gpio.h>
  20 #include <asm/arch/clock.h>
  21 #include <asm/arch/sys_proto.h>
  22 #include <asm/utils.h>
  23 #include <asm/omap_gpio.h>
  24 #include <asm/emif.h>
  25
  26 #ifndef CONFIG_SPL_BUILD
  27 /*
  28  * printing to console doesn't work unless
  29  * this code is executed from SPL
  30  */
  31 #define printf(fmt, args...)
  32 #define puts(s)
  33 #endif
  34
  35 const u32 sys_clk_array[8] = {
  36         12000000,              /* 12 MHz */
  37         20000000,               /* 20 MHz */
  38         16800000,              /* 16.8 MHz */
  39         19200000,              /* 19.2 MHz */
  40         26000000,              /* 26 MHz */
  41         27000000,              /* 27 MHz */
  42         38400000,              /* 38.4 MHz */
  43 };
  44
  45 static inline u32 __get_sys_clk_index(void)
  46 {
  47         s8 ind;
  48         /*
  49          * For ES1 the ROM code calibration of sys clock is not reliable
  50          * due to hw issue. So, use hard-coded value. If this value is not
  51          * correct for any board over-ride this function in board file
  52          * From ES2.0 onwards you will get this information from
  53          * CM_SYS_CLKSEL
  54          */
  55         if (omap_revision() == OMAP4430_ES1_0)
  56                 ind = OMAP_SYS_CLK_IND_38_4_MHZ;
  57         else {
  58                 /* SYS_CLKSEL - 1 to match the dpll param array indices */
  59                 ind = (readl((*prcm)->cm_sys_clksel) &
  60                         CM_SYS_CLKSEL_SYS_CLKSEL_MASK) - 1;
  61         }
  62         return ind;
  63 }
  64
  65 u32 get_sys_clk_index(void)
  66         __attribute__ ((weak, alias("__get_sys_clk_index")));
  67
  68 u32 get_sys_clk_freq(void)
  69 {
  70         u8 index = get_sys_clk_index();
  71         return sys_clk_array[index];
  72 }
  73
  74 void setup_post_dividers(u32 const base, const struct dpll_params *params)
  75 {
  76         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
  77
  78         /* Setup post-dividers */
  79         if (params->m2 >= 0)
  80                 writel(params->m2, &dpll_regs->cm_div_m2_dpll);
  81         if (params->m3 >= 0)
  82                 writel(params->m3, &dpll_regs->cm_div_m3_dpll);
  83         if (params->m4_h11 >= 0)
  84                 writel(params->m4_h11, &dpll_regs->cm_div_m4_h11_dpll);
  85         if (params->m5_h12 >= 0)
  86                 writel(params->m5_h12, &dpll_regs->cm_div_m5_h12_dpll);
  87         if (params->m6_h13 >= 0)
  88                 writel(params->m6_h13, &dpll_regs->cm_div_m6_h13_dpll);
  89         if (params->m7_h14 >= 0)
  90                 writel(params->m7_h14, &dpll_regs->cm_div_m7_h14_dpll);
  91         if (params->h21 >= 0)
  92                 writel(params->h21, &dpll_regs->cm_div_h21_dpll);
  93         if (params->h22 >= 0)
  94                 writel(params->h22, &dpll_regs->cm_div_h22_dpll);
  95         if (params->h23 >= 0)
  96                 writel(params->h23, &dpll_regs->cm_div_h23_dpll);
  97         if (params->h24 >= 0)
  98                 writel(params->h24, &dpll_regs->cm_div_h24_dpll);
  99 }
 100
 101 static inline void do_bypass_dpll(u32 const base)
 102 {
 103         struct dpll_regs *dpll_regs = (struct dpll_regs *)base;
 104
 105         clrsetbits_le32(&dpll_regs->cm_clkmode_dpll,
 106                         CM_CLKMODE_DPLL_DPLL_EN_MASK,
 107                         DPLL_EN_FAST_RELOCK_BYPASS <<
 108                         CM_CLKMODE_DPLL_EN_SHIFT);
 109 }
 110
 111 static inline void wait_for_bypass(u32 const base)
 112 {
 113         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 114
 115         if (!wait_on_value(ST_DPLL_CLK_MASK, 0, &dpll_regs->cm_idlest_dpll,
 116                                 LDELAY)) {
 117                 printf("Bypassing DPLL failed %x\n", base);
 118         }
 119 }
 120
 121 static inline void do_lock_dpll(u32 const base)
 122 {
 123         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 124
 125         clrsetbits_le32(&dpll_regs->cm_clkmode_dpll,
 126                       CM_CLKMODE_DPLL_DPLL_EN_MASK,
 127                       DPLL_EN_LOCK << CM_CLKMODE_DPLL_EN_SHIFT);
 128 }
 129
 130 static inline void wait_for_lock(u32 const base)
 131 {
 132         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 133
 134         if (!wait_on_value(ST_DPLL_CLK_MASK, ST_DPLL_CLK_MASK,
 135                 &dpll_regs->cm_idlest_dpll, LDELAY)) {
 136                 printf("DPLL locking failed for %x\n", base);
 137                 hang();
 138         }
 139 }
 140
 141 inline u32 check_for_lock(u32 const base)
 142 {
 143         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 144         u32 lock = readl(&dpll_regs->cm_idlest_dpll) & ST_DPLL_CLK_MASK;
 145
 146         return lock;
 147 }
 148
 149 const struct dpll_params *get_mpu_dpll_params(struct dplls const *dpll_data)
 150 {
 151         u32 sysclk_ind = get_sys_clk_index();
 152         return &dpll_data->mpu[sysclk_ind];
 153 }
 154
 155 const struct dpll_params *get_core_dpll_params(struct dplls const *dpll_data)
 156 {
 157         u32 sysclk_ind = get_sys_clk_index();
 158         return &dpll_data->core[sysclk_ind];
 159 }
 160
 161 const struct dpll_params *get_per_dpll_params(struct dplls const *dpll_data)
 162 {
 163         u32 sysclk_ind = get_sys_clk_index();
 164         return &dpll_data->per[sysclk_ind];
 165 }
 166
 167 const struct dpll_params *get_iva_dpll_params(struct dplls const *dpll_data)
 168 {
 169         u32 sysclk_ind = get_sys_clk_index();
 170         return &dpll_data->iva[sysclk_ind];
 171 }
 172
 173 const struct dpll_params *get_usb_dpll_params(struct dplls const *dpll_data)
 174 {
 175         u32 sysclk_ind = get_sys_clk_index();
 176         return &dpll_data->usb[sysclk_ind];
 177 }
 178
 179 const struct dpll_params *get_abe_dpll_params(struct dplls const *dpll_data)
 180 {
 181 #ifdef CONFIG_SYS_OMAP_ABE_SYSCK
 182         u32 sysclk_ind = get_sys_clk_index();
 183         return &dpll_data->abe[sysclk_ind];
 184 #else
 185         return dpll_data->abe;
 186 #endif
 187 }
 188
 189 static const struct dpll_params *get_ddr_dpll_params
 190                         (struct dplls const *dpll_data)
 191 {
 192         u32 sysclk_ind = get_sys_clk_index();
 193
 194         if (!dpll_data->ddr)
 195                 return NULL;
 196         return &dpll_data->ddr[sysclk_ind];
 197 }
 198
 199 #ifdef CONFIG_DRIVER_TI_CPSW
 200 static const struct dpll_params *get_gmac_dpll_params
 201                         (struct dplls const *dpll_data)
 202 {
 203         u32 sysclk_ind = get_sys_clk_index();
 204
 205         if (!dpll_data->gmac)
 206                 return NULL;
 207         return &dpll_data->gmac[sysclk_ind];
 208 }
 209 #endif
 210
 211 static void do_setup_dpll(u32 const base, const struct dpll_params *params,
 212                                 u8 lock, char *dpll)
 213 {
 214         u32 temp, M, N;
 215         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 216
 217         if (!params)
 218                 return;
 219
 220         temp = readl(&dpll_regs->cm_clksel_dpll);
 221
 222         if (check_for_lock(base)) {
 223                 /*
 224                  * The Dpll has already been locked by rom code using CH.
 225                  * Check if M,N are matching with Ideal nominal opp values.
 226                  * If matches, skip the rest otherwise relock.
 227                  */
 228                 M = (temp & CM_CLKSEL_DPLL_M_MASK) >> CM_CLKSEL_DPLL_M_SHIFT;
 229                 N = (temp & CM_CLKSEL_DPLL_N_MASK) >> CM_CLKSEL_DPLL_N_SHIFT;
 230                 if ((M != (params->m)) || (N != (params->n))) {
 231                         debug("\n %s Dpll locked, but not for ideal M = %d,"
 232                                 "N = %d values, current values are M = %d,"
 233                                 "N= %d" , dpll, params->m, params->n,
 234                                 M, N);
 235                 } else {
 236                         /* Dpll locked with ideal values for nominal opps. */
 237                         debug("\n %s Dpll already locked with ideal"
 238                                                 "nominal opp values", dpll);
 239                         goto setup_post_dividers;
 240                 }
 241         }
 242
 243         bypass_dpll(base);
 244
 245         /* Set M & N */
 246         temp &= ~CM_CLKSEL_DPLL_M_MASK;
 247         temp |= (params->m << CM_CLKSEL_DPLL_M_SHIFT) & CM_CLKSEL_DPLL_M_MASK;
 248
 249         temp &= ~CM_CLKSEL_DPLL_N_MASK;
 250         temp |= (params->n << CM_CLKSEL_DPLL_N_SHIFT) & CM_CLKSEL_DPLL_N_MASK;
 251
 252         writel(temp, &dpll_regs->cm_clksel_dpll);
 253
 254         /* Lock */
 255         if (lock)
 256                 do_lock_dpll(base);
 257
 258 setup_post_dividers:
 259         setup_post_dividers(base, params);
 260
 261         /* Wait till the DPLL locks */
 262         if (lock)
 263                 wait_for_lock(base);
 264 }
 265
 266 u32 omap_ddr_clk(void)
 267 {
 268         u32 ddr_clk, sys_clk_khz, omap_rev, divider;
 269         const struct dpll_params *core_dpll_params;
 270
 271         omap_rev = omap_revision();
 272         sys_clk_khz = get_sys_clk_freq() / 1000;
 273
 274         core_dpll_params = get_core_dpll_params(*dplls_data);
 275
 276         debug("sys_clk %d\n ", sys_clk_khz * 1000);
 277
 278         /* Find Core DPLL locked frequency first */
 279         ddr_clk = sys_clk_khz * 2 * core_dpll_params->m /
 280                         (core_dpll_params->n + 1);
 281
 282         if (omap_rev < OMAP5430_ES1_0) {
 283                 /*
 284                  * DDR frequency is PHY_ROOT_CLK/2
 285                  * PHY_ROOT_CLK = Fdpll/2/M2
 286                  */
 287                 divider = 4;
 288         } else {
 289                 /*
 290                  * DDR frequency is PHY_ROOT_CLK
 291                  * PHY_ROOT_CLK = Fdpll/2/M2
 292                  */
 293                 divider = 2;
 294         }
 295
 296         ddr_clk = ddr_clk / divider / core_dpll_params->m2;
 297         ddr_clk *= 1000;        /* convert to Hz */
 298         debug("ddr_clk %d\n ", ddr_clk);
 299
 300         return ddr_clk;
 301 }
 302
 303 /*
 304  * Lock MPU dpll
 305  *
 306  * Resulting MPU frequencies:
 307  * 4430 ES1.0   : 600 MHz
 308  * 4430 ES2.x   : 792 MHz (OPP Turbo)
 309  * 4460         : 920 MHz (OPP Turbo) - DCC disabled
 310  */
 311 void configure_mpu_dpll(void)
 312 {
 313         const struct dpll_params *params;
 314         struct dpll_regs *mpu_dpll_regs;
 315         u32 omap_rev;
 316         omap_rev = omap_revision();
 317
 318         /*
 319          * DCC and clock divider settings for 4460.
 320          * DCC is required, if more than a certain frequency is required.
 321          * For, 4460 > 1GHZ.
 322          *     5430 > 1.4GHZ.
 323          */
 324         if ((omap_rev >= OMAP4460_ES1_0) && (omap_rev < OMAP5430_ES1_0)) {
 325                 mpu_dpll_regs =
 326                         (struct dpll_regs *)((*prcm)->cm_clkmode_dpll_mpu);
 327                 bypass_dpll((*prcm)->cm_clkmode_dpll_mpu);
 328                 clrbits_le32((*prcm)->cm_mpu_mpu_clkctrl,
 329                         MPU_CLKCTRL_CLKSEL_EMIF_DIV_MODE_MASK);
 330                 setbits_le32((*prcm)->cm_mpu_mpu_clkctrl,
 331                         MPU_CLKCTRL_CLKSEL_ABE_DIV_MODE_MASK);
 332                 clrbits_le32(&mpu_dpll_regs->cm_clksel_dpll,
 333                         CM_CLKSEL_DCC_EN_MASK);
 334         }
 335
 336         params = get_mpu_dpll_params(*dplls_data);
 337
 338         do_setup_dpll((*prcm)->cm_clkmode_dpll_mpu, params, DPLL_LOCK, "mpu");
 339         debug("MPU DPLL locked\n");
 340 }
 341
 342 #if defined(CONFIG_USB_EHCI_OMAP) || defined(CONFIG_USB_XHCI_OMAP) || \
 343         defined(CONFIG_USB_MUSB_OMAP2PLUS)
 344 static void setup_usb_dpll(void)
 345 {
 346         const struct dpll_params *params;
 347         u32 sys_clk_khz, sd_div, num, den;
 348
 349         sys_clk_khz = get_sys_clk_freq() / 1000;
 350         /*
 351          * USB:
 352          * USB dpll is J-type. Need to set DPLL_SD_DIV for jitter correction
 353          * DPLL_SD_DIV = CEILING ([DPLL_MULT/(DPLL_DIV+1)]* CLKINP / 250)
 354          *      - where CLKINP is sys_clk in MHz
 355          * Use CLKINP in KHz and adjust the denominator accordingly so
 356          * that we have enough accuracy and at the same time no overflow
 357          */
 358         params = get_usb_dpll_params(*dplls_data);
 359         num = params->m * sys_clk_khz;
 360         den = (params->n + 1) * 250 * 1000;
 361         num += den - 1;
 362         sd_div = num / den;
 363         clrsetbits_le32((*prcm)->cm_clksel_dpll_usb,
 364                         CM_CLKSEL_DPLL_DPLL_SD_DIV_MASK,
 365                         sd_div << CM_CLKSEL_DPLL_DPLL_SD_DIV_SHIFT);
 366
 367         /* Now setup the dpll with the regular function */
 368         do_setup_dpll((*prcm)->cm_clkmode_dpll_usb, params, DPLL_LOCK, "usb");
 369 }
 370 #endif
 371
 372 static void setup_dplls(void)
 373 {
 374         u32 temp;
 375         const struct dpll_params *params;
 376         struct emif_reg_struct *emif = (struct emif_reg_struct *)EMIF1_BASE;
 377
 378         debug("setup_dplls\n");
 379
 380         /* CORE dpll */
 381         params = get_core_dpll_params(*dplls_data);     /* default - safest */
 382         /*
 383          * Do not lock the core DPLL now. Just set it up.
 384          * Core DPLL will be locked after setting up EMIF
 385          * using the FREQ_UPDATE method(freq_update_core())
 386          */
 387         if (emif_sdram_type(readl(&emif->emif_sdram_config)) ==
 388             EMIF_SDRAM_TYPE_LPDDR2)
 389                 do_setup_dpll((*prcm)->cm_clkmode_dpll_core, params,
 390                                                         DPLL_NO_LOCK, "core");
 391         else
 392                 do_setup_dpll((*prcm)->cm_clkmode_dpll_core, params,
 393                                                         DPLL_LOCK, "core");
 394         /* Set the ratios for CORE_CLK, L3_CLK, L4_CLK */
 395         temp = (CLKSEL_CORE_X2_DIV_1 << CLKSEL_CORE_SHIFT) |
 396             (CLKSEL_L3_CORE_DIV_2 << CLKSEL_L3_SHIFT) |
 397             (CLKSEL_L4_L3_DIV_2 << CLKSEL_L4_SHIFT);
 398         writel(temp, (*prcm)->cm_clksel_core);
 399         debug("Core DPLL configured\n");
 400
 401         /* lock PER dpll */
 402         params = get_per_dpll_params(*dplls_data);
 403         do_setup_dpll((*prcm)->cm_clkmode_dpll_per,
 404                         params, DPLL_LOCK, "per");
 405         debug("PER DPLL locked\n");
 406
 407         /* MPU dpll */
 408         configure_mpu_dpll();
 409
 410 #if defined(CONFIG_USB_EHCI_OMAP) || defined(CONFIG_USB_XHCI_OMAP) || \
 411         defined(CONFIG_USB_MUSB_OMAP2PLUS)
 412         setup_usb_dpll();
 413 #endif
 414         params = get_ddr_dpll_params(*dplls_data);
 415         do_setup_dpll((*prcm)->cm_clkmode_dpll_ddrphy,
 416                       params, DPLL_LOCK, "ddr");
 417
 418 #ifdef CONFIG_DRIVER_TI_CPSW
 419         params = get_gmac_dpll_params(*dplls_data);
 420         do_setup_dpll((*prcm)->cm_clkmode_dpll_gmac, params,
 421                       DPLL_LOCK, "gmac");
 422 #endif
 423 }
 424
 425 u32 get_offset_code(u32 volt_offset, struct pmic_data *pmic)
 426 {
 427         u32 offset_code;
 428
 429         volt_offset -= pmic->base_offset;
 430
 431         offset_code = (volt_offset + pmic->step - 1) / pmic->step;
 432
 433         /*
 434          * Offset codes 1-6 all give the base voltage in Palmas
 435          * Offset code 0 switches OFF the SMPS
 436          */
 437         return offset_code + pmic->start_code;
 438 }
 439
 440 void do_scale_vcore(u32 vcore_reg, u32 volt_mv, struct pmic_data *pmic)
 441 {
 442         u32 offset_code;
 443         u32 offset = volt_mv;
 444 #ifndef CONFIG_DRA7XX
 445         int ret = 0;
 446 #endif
 447
 448         if (!volt_mv)
 449                 return;
 450
 451         pmic->pmic_bus_init();
 452 #ifndef CONFIG_DRA7XX
 453         /* See if we can first get the GPIO if needed */
 454         if (pmic->gpio_en)
 455                 ret = gpio_request(pmic->gpio, "PMIC_GPIO");
 456
 457         if (ret < 0) {
 458                 printf("%s: gpio %d request failed %d\n", __func__,
 459                                                         pmic->gpio, ret);
 460                 return;
 461         }
 462
 463         /* Pull the GPIO low to select SET0 register, while we program SET1 */
 464         if (pmic->gpio_en)
 465                 gpio_direction_output(pmic->gpio, 0);
 466 #endif
 467         /* convert to uV for better accuracy in the calculations */
 468         offset *= 1000;
 469
 470         offset_code = get_offset_code(offset, pmic);
 471
 472         debug("do_scale_vcore: volt - %d offset_code - 0x%x\n", volt_mv,
 473                 offset_code);
 474
 475         if (pmic->pmic_write(pmic->i2c_slave_addr, vcore_reg, offset_code))
 476                 printf("Scaling voltage failed for 0x%x\n", vcore_reg);
 477 #ifndef CONFIG_DRA7XX
 478         if (pmic->gpio_en)
 479                 gpio_direction_output(pmic->gpio, 1);
 480 #endif
 481 }
 482
 483 static u32 optimize_vcore_voltage(struct volts const *v)
 484 {
 485         u32 val;
 486         if (!v->value)
 487                 return 0;
 488         if (!v->efuse.reg)
 489                 return v->value;
 490
 491         switch (v->efuse.reg_bits) {
 492         case 16:
 493                 val = readw(v->efuse.reg);
 494                 break;
 495         case 32:
 496                 val = readl(v->efuse.reg);
 497                 break;
 498         default:
 499                 printf("Error: efuse 0x%08x bits=%d unknown\n",
 500                        v->efuse.reg, v->efuse.reg_bits);
 501                 return v->value;
 502         }
 503
 504         if (!val) {
 505                 printf("Error: efuse 0x%08x bits=%d val=0, using %d\n",
 506                        v->efuse.reg, v->efuse.reg_bits, v->value);
 507                 return v->value;
 508         }
 509
 510         debug("%s:efuse 0x%08x bits=%d Vnom=%d, using efuse value %d\n",
 511               __func__, v->efuse.reg, v->efuse.reg_bits, v->value, val);
 512         return val;
 513 }
 514
 515 #ifdef CONFIG_IODELAY_RECALIBRATION
 516 void __weak recalibrate_iodelay(void)
 517 {
 518 }
 519 #endif
 520
 521 /*
 522  * Setup the voltages for the main SoC core power domains.
 523  * We start with the maximum voltages allowed here, as set in the corresponding
 524  * vcores_data struct, and then scale (usually down) to the fused values that
 525  * are retrieved from the SoC. The scaling happens only if the efuse.reg fields
 526  * are initialised.
 527  * Rail grouping is supported for the DRA7xx SoCs only, therefore the code is
 528  * compiled conditionally. Note that the new code writes the scaled (or zeroed)
 529  * values back to the vcores_data struct for eventual reuse. Zero values mean
 530  * that the corresponding rails are not controlled separately, and are not sent
 531  * to the PMIC.
 532  */
 533 void scale_vcores(struct vcores_data const *vcores)
 534 {
 535 #if defined(CONFIG_DRA7XX)
 536         int i;
 537         struct volts *pv = (struct volts *)vcores;
 538         struct volts *px;
 539
 540         for (i=0; i<(sizeof(struct vcores_data)/sizeof(struct volts)); i++) {
 541                 debug("%d -> ", pv->value);
 542                 if (pv->value) {
 543                         /* Handle non-empty members only */
 544                         pv->value = optimize_vcore_voltage(pv);
 545                         px = (struct volts *)vcores;
 546                         while (px < pv) {
 547                                 /*
 548                                  * Scan already handled non-empty members to see
 549                                  * if we have a group and find the max voltage,
 550                                  * which is set to the first occurance of the
 551                                  * particular SMPS; the other group voltages are
 552                                  * zeroed.
 553                                  */
 554                                 if (px->value) {
 555                                         if ((pv->pmic->i2c_slave_addr ==
 556                                              px->pmic->i2c_slave_addr) &&
 557                                             (pv->addr == px->addr)) {
 558                                                 /* Same PMIC, same SMPS */
 559                                                 if (pv->value > px->value)
 560                                                         px->value = pv->value;
 561
 562                                                 pv->value = 0;
 563                                         }
 564                                 }
 565                                 px++;
 566                         }
 567                 }
 568                 debug("%d\n", pv->value);
 569                 pv++;
 570         }
 571
 572         debug("cor: %d\n", vcores->core.value);
 573         do_scale_vcore(vcores->core.addr, vcores->core.value, vcores->core.pmic);
 574         /*
 575          * IO delay recalibration should be done immediately after
 576          * adjusting AVS voltages for VDD_CORE_L.
 577          * Respective boards should call __recalibrate_iodelay()
 578          * with proper mux, virtual and manual mode configurations.
 579          */
 580 #ifdef CONFIG_IODELAY_RECALIBRATION
 581         recalibrate_iodelay();
 582 #endif
 583
 584         debug("mpu: %d\n", vcores->mpu.value);
 585         do_scale_vcore(vcores->mpu.addr, vcores->mpu.value, vcores->mpu.pmic);
 586         /* Configure MPU ABB LDO after scale */
 587         abb_setup(vcores->mpu.efuse.reg,
 588                   (*ctrl)->control_wkup_ldovbb_mpu_voltage_ctrl,
 589                   (*prcm)->prm_abbldo_mpu_setup,
 590                   (*prcm)->prm_abbldo_mpu_ctrl,
 591                   (*prcm)->prm_irqstatus_mpu_2,
 592                   vcores->mpu.abb_tx_done_mask,
 593                   OMAP_ABB_FAST_OPP);
 594
 595         /* The .mm member is not used for the DRA7xx */
 596
 597         debug("gpu: %d\n", vcores->gpu.value);
 598         do_scale_vcore(vcores->gpu.addr, vcores->gpu.value, vcores->gpu.pmic);
 599         debug("eve: %d\n", vcores->eve.value);
 600         do_scale_vcore(vcores->eve.addr, vcores->eve.value, vcores->eve.pmic);
 601         debug("iva: %d\n", vcores->iva.value);
 602         do_scale_vcore(vcores->iva.addr, vcores->iva.value, vcores->iva.pmic);
 603         /* Might need udelay(1000) here if debug is enabled to see all prints */
 604 #else
 605         u32 val;
 606
 607         val = optimize_vcore_voltage(&vcores->core);
 608         do_scale_vcore(vcores->core.addr, val, vcores->core.pmic);
 609
 610         /*
 611          * IO delay recalibration should be done immediately after
 612          * adjusting AVS voltages for VDD_CORE_L.
 613          * Respective boards should call __recalibrate_iodelay()
 614          * with proper mux, virtual and manual mode configurations.
 615          */
 616 #ifdef CONFIG_IODELAY_RECALIBRATION
 617         recalibrate_iodelay();
 618 #endif
 619
 620         val = optimize_vcore_voltage(&vcores->mpu);
 621         do_scale_vcore(vcores->mpu.addr, val, vcores->mpu.pmic);
 622
 623         /* Configure MPU ABB LDO after scale */
 624         abb_setup(vcores->mpu.efuse.reg,
 625                   (*ctrl)->control_wkup_ldovbb_mpu_voltage_ctrl,
 626                   (*prcm)->prm_abbldo_mpu_setup,
 627                   (*prcm)->prm_abbldo_mpu_ctrl,
 628                   (*prcm)->prm_irqstatus_mpu_2,
 629                   vcores->mpu.abb_tx_done_mask,
 630                   OMAP_ABB_FAST_OPP);
 631
 632         val = optimize_vcore_voltage(&vcores->mm);
 633         do_scale_vcore(vcores->mm.addr, val, vcores->mm.pmic);
 634
 635         /* Configure MM ABB LDO after scale */
 636         abb_setup(vcores->mm.efuse.reg,
 637                   (*ctrl)->control_wkup_ldovbb_mm_voltage_ctrl,
 638                   (*prcm)->prm_abbldo_mm_setup,
 639                   (*prcm)->prm_abbldo_mm_ctrl,
 640                   (*prcm)->prm_irqstatus_mpu,
 641                   vcores->mm.abb_tx_done_mask,
 642                   OMAP_ABB_FAST_OPP);
 643
 644         val = optimize_vcore_voltage(&vcores->gpu);
 645         do_scale_vcore(vcores->gpu.addr, val, vcores->gpu.pmic);
 646
 647         val = optimize_vcore_voltage(&vcores->eve);
 648         do_scale_vcore(vcores->eve.addr, val, vcores->eve.pmic);
 649
 650         val = optimize_vcore_voltage(&vcores->iva);
 651         do_scale_vcore(vcores->iva.addr, val, vcores->iva.pmic);
 652 #endif
 653 }
 654
 655 static inline void enable_clock_domain(u32 const clkctrl_reg, u32 enable_mode)
 656 {
 657         clrsetbits_le32(clkctrl_reg, CD_CLKCTRL_CLKTRCTRL_MASK,
 658                         enable_mode << CD_CLKCTRL_CLKTRCTRL_SHIFT);
 659         debug("Enable clock domain - %x\n", clkctrl_reg);
 660 }
 661
 662 static inline void disable_clock_domain(u32 const clkctrl_reg)
 663 {
 664         clrsetbits_le32(clkctrl_reg, CD_CLKCTRL_CLKTRCTRL_MASK,
 665                         CD_CLKCTRL_CLKTRCTRL_SW_SLEEP <<
 666                         CD_CLKCTRL_CLKTRCTRL_SHIFT);
 667         debug("Disable clock domain - %x\n", clkctrl_reg);
 668 }
 669
 670 static inline void wait_for_clk_enable(u32 clkctrl_addr)
 671 {
 672         u32 clkctrl, idlest = MODULE_CLKCTRL_IDLEST_DISABLED;
 673         u32 bound = LDELAY;
 674
 675         while ((idlest == MODULE_CLKCTRL_IDLEST_DISABLED) ||
 676                 (idlest == MODULE_CLKCTRL_IDLEST_TRANSITIONING)) {
 677
 678                 clkctrl = readl(clkctrl_addr);
 679                 idlest = (clkctrl & MODULE_CLKCTRL_IDLEST_MASK) >>
 680                          MODULE_CLKCTRL_IDLEST_SHIFT;
 681                 if (--bound == 0) {
 682                         printf("Clock enable failed for 0x%x idlest 0x%x\n",
 683                                 clkctrl_addr, clkctrl);
 684                         return;
 685                 }
 686         }
 687 }
 688
 689 static inline void enable_clock_module(u32 const clkctrl_addr, u32 enable_mode,
 690                                 u32 wait_for_enable)
 691 {
 692         clrsetbits_le32(clkctrl_addr, MODULE_CLKCTRL_MODULEMODE_MASK,
 693                         enable_mode << MODULE_CLKCTRL_MODULEMODE_SHIFT);
 694         debug("Enable clock module - %x\n", clkctrl_addr);
 695         if (wait_for_enable)
 696                 wait_for_clk_enable(clkctrl_addr);
 697 }
 698
 699 static inline void wait_for_clk_disable(u32 clkctrl_addr)
 700 {
 701         u32 clkctrl, idlest = MODULE_CLKCTRL_IDLEST_FULLY_FUNCTIONAL;
 702         u32 bound = LDELAY;
 703
 704         while ((idlest != MODULE_CLKCTRL_IDLEST_DISABLED)) {
 705                 clkctrl = readl(clkctrl_addr);
 706                 idlest = (clkctrl & MODULE_CLKCTRL_IDLEST_MASK) >>
 707                          MODULE_CLKCTRL_IDLEST_SHIFT;
 708                 if (--bound == 0) {
 709                         printf("Clock disable failed for 0x%x idlest 0x%x\n",
 710                                clkctrl_addr, clkctrl);
 711                         return;
 712                 }
 713         }
 714 }
 715
 716 static inline void disable_clock_module(u32 const clkctrl_addr,
 717                                         u32 wait_for_disable)
 718 {
 719         clrsetbits_le32(clkctrl_addr, MODULE_CLKCTRL_MODULEMODE_MASK,
 720                         MODULE_CLKCTRL_MODULEMODE_SW_DISABLE <<
 721                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 722         debug("Disable clock module - %x\n", clkctrl_addr);
 723         if (wait_for_disable)
 724                 wait_for_clk_disable(clkctrl_addr);
 725 }
 726
 727 void freq_update_core(void)
 728 {
 729         u32 freq_config1 = 0;
 730         const struct dpll_params *core_dpll_params;
 731         u32 omap_rev = omap_revision();
 732
 733         core_dpll_params = get_core_dpll_params(*dplls_data);
 734         /* Put EMIF clock domain in sw wakeup mode */
 735         enable_clock_domain((*prcm)->cm_memif_clkstctrl,
 736                                 CD_CLKCTRL_CLKTRCTRL_SW_WKUP);
 737         wait_for_clk_enable((*prcm)->cm_memif_emif_1_clkctrl);
 738         wait_for_clk_enable((*prcm)->cm_memif_emif_2_clkctrl);
 739
 740         freq_config1 = SHADOW_FREQ_CONFIG1_FREQ_UPDATE_MASK |
 741             SHADOW_FREQ_CONFIG1_DLL_RESET_MASK;
 742
 743         freq_config1 |= (DPLL_EN_LOCK << SHADOW_FREQ_CONFIG1_DPLL_EN_SHIFT) &
 744                                 SHADOW_FREQ_CONFIG1_DPLL_EN_MASK;
 745
 746         freq_config1 |= (core_dpll_params->m2 <<
 747                         SHADOW_FREQ_CONFIG1_M2_DIV_SHIFT) &
 748                         SHADOW_FREQ_CONFIG1_M2_DIV_MASK;
 749
 750         writel(freq_config1, (*prcm)->cm_shadow_freq_config1);
 751         if (!wait_on_value(SHADOW_FREQ_CONFIG1_FREQ_UPDATE_MASK, 0,
 752                         (u32 *) (*prcm)->cm_shadow_freq_config1, LDELAY)) {
 753                 puts("FREQ UPDATE procedure failed!!");
 754                 hang();
 755         }
 756
 757         /*
 758          * Putting EMIF in HW_AUTO is seen to be causing issues with
 759          * EMIF clocks and the master DLL. Keep EMIF in SW_WKUP
 760          * in OMAP5430 ES1.0 silicon
 761          */
 762         if (omap_rev != OMAP5430_ES1_0) {
 763                 /* Put EMIF clock domain back in hw auto mode */
 764                 enable_clock_domain((*prcm)->cm_memif_clkstctrl,
 765                                         CD_CLKCTRL_CLKTRCTRL_HW_AUTO);
 766                 wait_for_clk_enable((*prcm)->cm_memif_emif_1_clkctrl);
 767                 wait_for_clk_enable((*prcm)->cm_memif_emif_2_clkctrl);
 768         }
 769 }
 770
 771 void bypass_dpll(u32 const base)
 772 {
 773         do_bypass_dpll(base);
 774         wait_for_bypass(base);
 775 }
 776
 777 void lock_dpll(u32 const base)
 778 {
 779         do_lock_dpll(base);
 780         wait_for_lock(base);
 781 }
 782
 783 static void setup_clocks_for_console(void)
 784 {
 785         /* Do not add any spl_debug prints in this function */
 786         clrsetbits_le32((*prcm)->cm_l4per_clkstctrl, CD_CLKCTRL_CLKTRCTRL_MASK,
 787                         CD_CLKCTRL_CLKTRCTRL_SW_WKUP <<
 788                         CD_CLKCTRL_CLKTRCTRL_SHIFT);
 789
 790         /* Enable all UARTs - console will be on one of them */
 791         clrsetbits_le32((*prcm)->cm_l4per_uart1_clkctrl,
 792                         MODULE_CLKCTRL_MODULEMODE_MASK,
 793                         MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN <<
 794                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 795
 796         clrsetbits_le32((*prcm)->cm_l4per_uart2_clkctrl,
 797                         MODULE_CLKCTRL_MODULEMODE_MASK,
 798                         MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN <<
 799                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 800
 801         clrsetbits_le32((*prcm)->cm_l4per_uart3_clkctrl,
 802                         MODULE_CLKCTRL_MODULEMODE_MASK,
 803                         MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN <<
 804                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 805
 806         clrsetbits_le32((*prcm)->cm_l4per_uart4_clkctrl,
 807                         MODULE_CLKCTRL_MODULEMODE_MASK,
 808                         MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN <<
 809                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 810
 811         clrsetbits_le32((*prcm)->cm_l4per_clkstctrl, CD_CLKCTRL_CLKTRCTRL_MASK,
 812                         CD_CLKCTRL_CLKTRCTRL_HW_AUTO <<
 813                         CD_CLKCTRL_CLKTRCTRL_SHIFT);
 814 }
 815
 816 void do_enable_clocks(u32 const *clk_domains,
 817                             u32 const *clk_modules_hw_auto,
 818                             u32 const *clk_modules_explicit_en,
 819                             u8 wait_for_enable)
 820 {
 821         u32 i, max = 100;
 822
 823         /* Put the clock domains in SW_WKUP mode */
 824         for (i = 0; (i < max) && clk_domains[i]; i++) {
 825                 enable_clock_domain(clk_domains[i],
 826                                     CD_CLKCTRL_CLKTRCTRL_SW_WKUP);
 827         }
 828
 829         /* Clock modules that need to be put in HW_AUTO */
 830         for (i = 0; (i < max) && clk_modules_hw_auto[i]; i++) {
 831                 enable_clock_module(clk_modules_hw_auto[i],
 832                                     MODULE_CLKCTRL_MODULEMODE_HW_AUTO,
 833                                     wait_for_enable);
 834         };
 835
 836         /* Clock modules that need to be put in SW_EXPLICIT_EN mode */
 837         for (i = 0; (i < max) && clk_modules_explicit_en[i]; i++) {
 838                 enable_clock_module(clk_modules_explicit_en[i],
 839                                     MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN,
 840                                     wait_for_enable);
 841         };
 842
 843         /* Put the clock domains in HW_AUTO mode now */
 844         for (i = 0; (i < max) && clk_domains[i]; i++) {
 845                 enable_clock_domain(clk_domains[i],
 846                                     CD_CLKCTRL_CLKTRCTRL_HW_AUTO);
 847         }
 848 }
 849
 850 void do_disable_clocks(u32 const *clk_domains,
 851                             u32 const *clk_modules_disable,
 852                             u8 wait_for_disable)
 853 {
 854         u32 i, max = 100;
 855
 856
 857         /* Clock modules that need to be put in SW_DISABLE */
 858         for (i = 0; (i < max) && clk_modules_disable[i]; i++)
 859                 disable_clock_module(clk_modules_disable[i],
 860                                      wait_for_disable);
 861
 862         /* Put the clock domains in SW_SLEEP mode */
 863         for (i = 0; (i < max) && clk_domains[i]; i++)
 864                 disable_clock_domain(clk_domains[i]);
 865 }
 866
 867 /**
 868  * setup_early_clocks() - Setup early clocks needed for SoC
 869  *
 870  * Setup clocks for console, SPL basic initialization clocks and initialize
 871  * the timer. This is invoked prior prcm_init.
 872  */
 873 void setup_early_clocks(void)
 874 {
 875         switch (omap_hw_init_context()) {
 876         case OMAP_INIT_CONTEXT_SPL:
 877         case OMAP_INIT_CONTEXT_UBOOT_FROM_NOR:
 878         case OMAP_INIT_CONTEXT_UBOOT_AFTER_CH:
 879                 setup_clocks_for_console();
 880                 enable_basic_clocks();
 881                 timer_init();
 882                 /* Fall through */
 883         }
 884 }
 885
 886 void prcm_init(void)
 887 {
 888         switch (omap_hw_init_context()) {
 889         case OMAP_INIT_CONTEXT_SPL:
 890         case OMAP_INIT_CONTEXT_UBOOT_FROM_NOR:
 891         case OMAP_INIT_CONTEXT_UBOOT_AFTER_CH:
 892                 scale_vcores(*omap_vcores);
 893                 setup_dplls();
 894                 setup_warmreset_time();
 895                 break;
 896         default:
 897                 break;
 898         }
 899
 900         if (OMAP_INIT_CONTEXT_SPL != omap_hw_init_context())
 901                 enable_basic_uboot_clocks();
 902 }
 903
 904 void gpi2c_init(void)
 905 {
 906         static int gpi2c = 1;
 907
 908         if (gpi2c) {
 909                 i2c_init(CONFIG_SYS_OMAP24_I2C_SPEED,
 910                          CONFIG_SYS_OMAP24_I2C_SLAVE);
 911                 gpi2c = 0;
 912         }
 913 }