arch/arm/cpu/armv7/mx6/soc.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <linux/errno.h>
  12 #include <asm/io.h>
  13 #include <asm/arch/imx-regs.h>
  14 #include <asm/arch/clock.h>
  15 #include <asm/arch/sys_proto.h>
  16 #include <asm/imx-common/boot_mode.h>
  17 #include <asm/imx-common/dma.h>
  18 #include <asm/imx-common/hab.h>
  19 #include <stdbool.h>
  20 #include <asm/arch/mxc_hdmi.h>
  21 #include <asm/arch/crm_regs.h>
  22 #include <dm.h>
  23 #include <imx_thermal.h>
  24 #include <mmc.h>
  25
  26 enum ldo_reg {
  27         LDO_ARM,
  28         LDO_SOC,
  29         LDO_PU,
  30 };
  31
  32 struct scu_regs {
  33         u32     ctrl;
  34         u32     config;
  35         u32     status;
  36         u32     invalidate;
  37         u32     fpga_rev;
  38 };
  39
  40 #if defined(CONFIG_IMX_THERMAL)
  41 static const struct imx_thermal_plat imx6_thermal_plat = {
  42         .regs = (void *)ANATOP_BASE_ADDR,
  43         .fuse_bank = 1,
  44         .fuse_word = 6,
  45 };
  46
  47 U_BOOT_DEVICE(imx6_thermal) = {
  48         .name = "imx_thermal",
  49         .platdata = &imx6_thermal_plat,
  50 };
  51 #endif
  52
  53 #if defined(CONFIG_SECURE_BOOT)
  54 struct imx_sec_config_fuse_t const imx_sec_config_fuse = {
  55         .bank = 0,
  56         .word = 6,
  57 };
  58 #endif
  59
  60 u32 get_nr_cpus(void)
  61 {
  62         struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  63         return readl(&scu->config) & 3;
  64 }
  65
  66 u32 get_cpu_rev(void)
  67 {
  68         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
  69         u32 reg = readl(&anatop->digprog_sololite);
  70         u32 type = ((reg >> 16) & 0xff);
  71         u32 major, cfg = 0;
  72
  73         if (type != MXC_CPU_MX6SL) {
  74                 reg = readl(&anatop->digprog);
  75                 struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  76                 cfg = readl(&scu->config) & 3;
  77                 type = ((reg >> 16) & 0xff);
  78                 if (type == MXC_CPU_MX6DL) {
  79                         if (!cfg)
  80                                 type = MXC_CPU_MX6SOLO;
  81                 }
  82
  83                 if (type == MXC_CPU_MX6Q) {
  84                         if (cfg == 1)
  85                                 type = MXC_CPU_MX6D;
  86                 }
  87
  88         }
  89         major = ((reg >> 8) & 0xff);
  90         if ((major >= 1) &&
  91             ((type == MXC_CPU_MX6Q) || (type == MXC_CPU_MX6D))) {
  92                 major--;
  93                 type = MXC_CPU_MX6QP;
  94                 if (cfg == 1)
  95                         type = MXC_CPU_MX6DP;
  96         }
  97         reg &= 0xff;            /* mx6 silicon revision */
  98         return (type << 12) | (reg + (0x10 * (major + 1)));
  99 }
 100
 101 /*
 102  * OCOTP_CFG3[17:16] (see Fusemap Description Table offset 0x440)
 103  * defines a 2-bit SPEED_GRADING
 104  */
 105 #define OCOTP_CFG3_SPEED_SHIFT  16
 106 #define OCOTP_CFG3_SPEED_800MHZ 0
 107 #define OCOTP_CFG3_SPEED_850MHZ 1
 108 #define OCOTP_CFG3_SPEED_1GHZ   2
 109 #define OCOTP_CFG3_SPEED_1P2GHZ 3
 110
 111 /*
 112  * For i.MX6UL
 113  */
 114 #define OCOTP_CFG3_SPEED_528MHZ 1
 115 #define OCOTP_CFG3_SPEED_696MHZ 2
 116
 117 u32 get_cpu_speed_grade_hz(void)
 118 {
 119         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 120         struct fuse_bank *bank = &ocotp->bank[0];
 121         struct fuse_bank0_regs *fuse =
 122                 (struct fuse_bank0_regs *)bank->fuse_regs;
 123         uint32_t val;
 124
 125         val = readl(&fuse->cfg3);
 126         val >>= OCOTP_CFG3_SPEED_SHIFT;
 127         val &= 0x3;
 128
 129         if (is_mx6ul() || is_mx6ull()) {
 130                 if (val == OCOTP_CFG3_SPEED_528MHZ)
 131                         return 528000000;
 132                 else if (val == OCOTP_CFG3_SPEED_696MHZ)
 133                         return 69600000;
 134                 else
 135                         return 0;
 136         }
 137
 138         switch (val) {
 139         /* Valid for IMX6DQ */
 140         case OCOTP_CFG3_SPEED_1P2GHZ:
 141                 if (is_mx6dq() || is_mx6dqp())
 142                         return 1200000000;
 143         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
 144         case OCOTP_CFG3_SPEED_1GHZ:
 145                 return 996000000;
 146         /* Valid for IMX6DQ */
 147         case OCOTP_CFG3_SPEED_850MHZ:
 148                 if (is_mx6dq() || is_mx6dqp())
 149                         return 852000000;
 150         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
 151         case OCOTP_CFG3_SPEED_800MHZ:
 152                 return 792000000;
 153         }
 154         return 0;
 155 }
 156
 157 /*
 158  * OCOTP_MEM0[7:6] (see Fusemap Description Table offset 0x480)
 159  * defines a 2-bit Temperature Grade
 160  *
 161  * return temperature grade and min/max temperature in celcius
 162  */
 163 #define OCOTP_MEM0_TEMP_SHIFT          6
 164
 165 u32 get_cpu_temp_grade(int *minc, int *maxc)
 166 {
 167         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 168         struct fuse_bank *bank = &ocotp->bank[1];
 169         struct fuse_bank1_regs *fuse =
 170                 (struct fuse_bank1_regs *)bank->fuse_regs;
 171         uint32_t val;
 172
 173         val = readl(&fuse->mem0);
 174         val >>= OCOTP_MEM0_TEMP_SHIFT;
 175         val &= 0x3;
 176
 177         if (minc && maxc) {
 178                 if (val == TEMP_AUTOMOTIVE) {
 179                         *minc = -40;
 180                         *maxc = 125;
 181                 } else if (val == TEMP_INDUSTRIAL) {
 182                         *minc = -40;
 183                         *maxc = 105;
 184                 } else if (val == TEMP_EXTCOMMERCIAL) {
 185                         *minc = -20;
 186                         *maxc = 105;
 187                 } else {
 188                         *minc = 0;
 189                         *maxc = 95;
 190                 }
 191         }
 192         return val;
 193 }
 194
 195 #ifdef CONFIG_REVISION_TAG
 196 u32 __weak get_board_rev(void)
 197 {
 198         u32 cpurev = get_cpu_rev();
 199         u32 type = ((cpurev >> 12) & 0xff);
 200         if (type == MXC_CPU_MX6SOLO)
 201                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
 202
 203         if (type == MXC_CPU_MX6D)
 204                 cpurev = (MXC_CPU_MX6Q) << 12 | (cpurev & 0xFFF);
 205
 206         return cpurev;
 207 }
 208 #endif
 209
 210 static void clear_ldo_ramp(void)
 211 {
 212         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 213         int reg;
 214
 215         /* ROM may modify LDO ramp up time according to fuse setting, so in
 216          * order to be in the safe side we neeed to reset these settings to
 217          * match the reset value: 0'b00
 218          */
 219         reg = readl(&anatop->ana_misc2);
 220         reg &= ~(0x3f << 24);
 221         writel(reg, &anatop->ana_misc2);
 222 }
 223
 224 /*
 225  * Set the PMU_REG_CORE register
 226  *
 227  * Set LDO_SOC/PU/ARM regulators to the specified millivolt level.
 228  * Possible values are from 0.725V to 1.450V in steps of
 229  * 0.025V (25mV).
 230  */
 231 static int set_ldo_voltage(enum ldo_reg ldo, u32 mv)
 232 {
 233         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 234         u32 val, step, old, reg = readl(&anatop->reg_core);
 235         u8 shift;
 236
 237         if (mv < 725)
 238                 val = 0x00;     /* Power gated off */
 239         else if (mv > 1450)
 240                 val = 0x1F;     /* Power FET switched full on. No regulation */
 241         else
 242                 val = (mv - 700) / 25;
 243
 244         clear_ldo_ramp();
 245
 246         switch (ldo) {
 247         case LDO_SOC:
 248                 shift = 18;
 249                 break;
 250         case LDO_PU:
 251                 shift = 9;
 252                 break;
 253         case LDO_ARM:
 254                 shift = 0;
 255                 break;
 256         default:
 257                 return -EINVAL;
 258         }
 259
 260         old = (reg & (0x1F << shift)) >> shift;
 261         step = abs(val - old);
 262         if (step == 0)
 263                 return 0;
 264
 265         reg = (reg & ~(0x1F << shift)) | (val << shift);
 266         writel(reg, &anatop->reg_core);
 267
 268         /*
 269          * The LDO ramp-up is based on 64 clock cycles of 24 MHz = 2.6 us per
 270          * step
 271          */
 272         udelay(3 * step);
 273
 274         return 0;
 275 }
 276
 277 static void set_ahb_rate(u32 val)
 278 {
 279         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 280         u32 reg, div;
 281
 282         div = get_periph_clk() / val - 1;
 283         reg = readl(&mxc_ccm->cbcdr);
 284
 285         writel((reg & (~MXC_CCM_CBCDR_AHB_PODF_MASK)) |
 286                 (div << MXC_CCM_CBCDR_AHB_PODF_OFFSET), &mxc_ccm->cbcdr);
 287 }
 288
 289 static void clear_mmdc_ch_mask(void)
 290 {
 291         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 292         u32 reg;
 293         reg = readl(&mxc_ccm->ccdr);
 294
 295         /* Clear MMDC channel mask */
 296         if (is_mx6sx() || is_mx6ul() || is_mx6ull() || is_mx6sl())
 297                 reg &= ~(MXC_CCM_CCDR_MMDC_CH1_HS_MASK);
 298         else
 299                 reg &= ~(MXC_CCM_CCDR_MMDC_CH1_HS_MASK | MXC_CCM_CCDR_MMDC_CH0_HS_MASK);
 300         writel(reg, &mxc_ccm->ccdr);
 301 }
 302
 303 static void init_bandgap(void)
 304 {
 305         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 306         /*
 307          * Ensure the bandgap has stabilized.
 308          */
 309         while (!(readl(&anatop->ana_misc0) & 0x80))
 310                 ;
 311         /*
 312          * For best noise performance of the analog blocks using the
 313          * outputs of the bandgap, the reftop_selfbiasoff bit should
 314          * be set.
 315          */
 316         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_set);
 317         /*
 318          * On i.MX6ULL, the LDO 1.2V bandgap voltage is 30mV higher. so set
 319          * VBGADJ bits to 2b'110 to adjust it.
 320          */
 321         if (is_mx6ull())
 322                 writel(BM_ANADIG_ANA_MISC0_REFTOP_VBGADJ, &anatop->ana_misc0_set);
 323 }
 324
 325
 326 #ifdef CONFIG_MX6SL
 327 static void set_preclk_from_osc(void)
 328 {
 329         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 330         u32 reg;
 331
 332         reg = readl(&mxc_ccm->cscmr1);
 333         reg |= MXC_CCM_CSCMR1_PER_CLK_SEL_MASK;
 334         writel(reg, &mxc_ccm->cscmr1);
 335 }
 336 #endif
 337
 338 int arch_cpu_init(void)
 339 {
 340         init_aips();
 341
 342         /* Need to clear MMDC_CHx_MASK to make warm reset work. */
 343         clear_mmdc_ch_mask();
 344
 345         /*
 346          * Disable self-bias circuit in the analog bandap.
 347          * The self-bias circuit is used by the bandgap during startup.
 348          * This bit should be set after the bandgap has initialized.
 349          */
 350         init_bandgap();
 351
 352         if (!is_mx6ul() && !is_mx6ull()) {
 353                 /*
 354                  * When low freq boot is enabled, ROM will not set AHB
 355                  * freq, so we need to ensure AHB freq is 132MHz in such
 356                  * scenario.
 357                  *
 358                  * To i.MX6UL, when power up, default ARM core and
 359                  * AHB rate is 396M and 132M.
 360                  */
 361                 if (mxc_get_clock(MXC_ARM_CLK) == 396000000)
 362                         set_ahb_rate(132000000);
 363         }
 364
 365         if (is_mx6ul()) {
 366                 if (is_soc_rev(CHIP_REV_1_0) == 0) {
 367                         /*
 368                          * According to the design team's requirement on
 369                          * i.MX6UL,the PMIC_STBY_REQ PAD should be configured
 370                          * as open drain 100K (0x0000b8a0).
 371                          * Only exists on TO1.0
 372                          */
 373                         writel(0x0000b8a0, IOMUXC_BASE_ADDR + 0x29c);
 374                 } else {
 375                         /*
 376                          * From TO1.1, SNVS adds internal pull up control
 377                          * for POR_B, the register filed is GPBIT[1:0],
 378                          * after system boot up, it can be set to 2b'01
 379                          * to disable internal pull up.It can save about
 380                          * 30uA power in SNVS mode.
 381                          */
 382                         writel((readl(MX6UL_SNVS_LP_BASE_ADDR + 0x10) &
 383                                (~0x1400)) | 0x400,
 384                                MX6UL_SNVS_LP_BASE_ADDR + 0x10);
 385                 }
 386         }
 387
 388         if (is_mx6ull()) {
 389                 /*
 390                  * GPBIT[1:0] is suggested to set to 2'b11:
 391                  * 2'b00 : always PUP100K
 392                  * 2'b01 : PUP100K when PMIC_ON_REQ or SOC_NOT_FAIL
 393                  * 2'b10 : always disable PUP100K
 394                  * 2'b11 : PDN100K when SOC_FAIL, PUP100K when SOC_NOT_FAIL
 395                  * register offset is different from i.MX6UL, since
 396                  * i.MX6UL is fixed by ECO.
 397                  */
 398                 writel(readl(MX6UL_SNVS_LP_BASE_ADDR) |
 399                         0x3, MX6UL_SNVS_LP_BASE_ADDR);
 400         }
 401
 402         /* Set perclk to source from OSC 24MHz */
 403 #if defined(CONFIG_MX6SL)
 404         set_preclk_from_osc();
 405 #endif
 406
 407         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
 408
 409 #ifdef CONFIG_APBH_DMA
 410         /* Start APBH DMA */
 411         mxs_dma_init();
 412 #endif
 413
 414         init_src();
 415
 416         return 0;
 417 }
 418
 419 #ifdef CONFIG_ENV_IS_IN_MMC
 420 __weak int board_mmc_get_env_dev(int devno)
 421 {
 422         return CONFIG_SYS_MMC_ENV_DEV;
 423 }
 424
 425 static int mmc_get_boot_dev(void)
 426 {
 427         struct src *src_regs = (struct src *)SRC_BASE_ADDR;
 428         u32 soc_sbmr = readl(&src_regs->sbmr1);
 429         u32 bootsel;
 430         int devno;
 431
 432         /*
 433          * Refer to
 434          * "i.MX 6Dual/6Quad Applications Processor Reference Manual"
 435          * Chapter "8.5.3.1 Expansion Device eFUSE Configuration"
 436          * i.MX6SL/SX/UL has same layout.
 437          */
 438         bootsel = (soc_sbmr & 0x000000FF) >> 6;
 439
 440         /* No boot from sd/mmc */
 441         if (bootsel != 1)
 442                 return -1;
 443
 444         /* BOOT_CFG2[3] and BOOT_CFG2[4] */
 445         devno = (soc_sbmr & 0x00001800) >> 11;
 446
 447         return devno;
 448 }
 449
 450 int mmc_get_env_dev(void)
 451 {
 452         int devno = mmc_get_boot_dev();
 453
 454         /* If not boot from sd/mmc, use default value */
 455         if (devno < 0)
 456                 return CONFIG_SYS_MMC_ENV_DEV;
 457
 458         return board_mmc_get_env_dev(devno);
 459 }
 460
 461 #ifdef CONFIG_SYS_MMC_ENV_PART
 462 __weak int board_mmc_get_env_part(int devno)
 463 {
 464         return CONFIG_SYS_MMC_ENV_PART;
 465 }
 466
 467 uint mmc_get_env_part(struct mmc *mmc)
 468 {
 469         int devno = mmc_get_boot_dev();
 470
 471         /* If not boot from sd/mmc, use default value */
 472         if (devno < 0)
 473                 return CONFIG_SYS_MMC_ENV_PART;
 474
 475         return board_mmc_get_env_part(devno);
 476 }
 477 #endif
 478 #endif
 479
 480 int board_postclk_init(void)
 481 {
 482         set_ldo_voltage(LDO_SOC, 1175); /* Set VDDSOC to 1.175V */
 483
 484         return 0;
 485 }
 486
 487 #if defined(CONFIG_FEC_MXC)
 488 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 489 {
 490         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 491         struct fuse_bank *bank = &ocotp->bank[4];
 492         struct fuse_bank4_regs *fuse =
 493                         (struct fuse_bank4_regs *)bank->fuse_regs;
 494
 495         if ((is_mx6sx() || is_mx6ul() || is_mx6ull()) && dev_id == 1) {
 496                 u32 value = readl(&fuse->mac_addr2);
 497                 mac[0] = value >> 24 ;
 498                 mac[1] = value >> 16 ;
 499                 mac[2] = value >> 8 ;
 500                 mac[3] = value ;
 501
 502                 value = readl(&fuse->mac_addr1);
 503                 mac[4] = value >> 24 ;
 504                 mac[5] = value >> 16 ;
 505
 506         } else {
 507                 u32 value = readl(&fuse->mac_addr1);
 508                 mac[0] = (value >> 8);
 509                 mac[1] = value ;
 510
 511                 value = readl(&fuse->mac_addr0);
 512                 mac[2] = value >> 24 ;
 513                 mac[3] = value >> 16 ;
 514                 mac[4] = value >> 8 ;
 515                 mac[5] = value ;
 516         }
 517
 518 }
 519 #endif
 520
 521 /*
 522  * cfg_val will be used for
 523  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
 524  * After reset, if GPR10[28] is 1, ROM will use GPR9[25:0]
 525  * instead of SBMR1 to determine the boot device.
 526  */
 527 const struct boot_mode soc_boot_modes[] = {
 528         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
 529         /* reserved value should start rom usb */
 530         {"usb",         MAKE_CFGVAL(0x10, 0x00, 0x00, 0x00)},
 531         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
 532         {"ecspi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
 533         {"ecspi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
 534         {"ecspi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
 535         {"ecspi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
 536         /* 4 bit bus width */
 537         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
 538         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
 539         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
 540         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
 541         {NULL,          0},
 542 };
 543
 544 void reset_misc(void)
 545 {
 546 #ifdef CONFIG_VIDEO_MXS
 547         lcdif_power_down();
 548 #endif
 549 }
 550
 551 void s_init(void)
 552 {
 553         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 554         struct mxc_ccm_reg *ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 555         u32 mask480;
 556         u32 mask528;
 557         u32 reg, periph1, periph2;
 558
 559         if (is_mx6sx() || is_mx6ul() || is_mx6ull())
 560                 return;
 561
 562         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
 563          * to make sure PFD is working right, otherwise, PFDs may
 564          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
 565          * workaround in ROM code, as bus clock need it
 566          */
 567
 568         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
 569                 ANATOP_PFD_CLKGATE_MASK(1) |
 570                 ANATOP_PFD_CLKGATE_MASK(2) |
 571                 ANATOP_PFD_CLKGATE_MASK(3);
 572         mask528 = ANATOP_PFD_CLKGATE_MASK(1) |
 573                 ANATOP_PFD_CLKGATE_MASK(3);
 574
 575         reg = readl(&ccm->cbcmr);
 576         periph2 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_MASK)
 577                 >> MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_OFFSET);
 578         periph1 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_MASK)
 579                 >> MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_OFFSET);
 580
 581         /* Checking if PLL2 PFD0 or PLL2 PFD2 is using for periph clock */
 582         if ((periph2 != 0x2) && (periph1 != 0x2))
 583                 mask528 |= ANATOP_PFD_CLKGATE_MASK(0);
 584
 585         if ((periph2 != 0x1) && (periph1 != 0x1) &&
 586                 (periph2 != 0x3) && (periph1 != 0x3))
 587                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
 588
 589         writel(mask480, &anatop->pfd_480_set);
 590         writel(mask528, &anatop->pfd_528_set);
 591         writel(mask480, &anatop->pfd_480_clr);
 592         writel(mask528, &anatop->pfd_528_clr);
 593 }
 594
 595 #ifdef CONFIG_IMX_HDMI
 596 void imx_enable_hdmi_phy(void)
 597 {
 598         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 599         u8 reg;
 600         reg = readb(&hdmi->phy_conf0);
 601         reg |= HDMI_PHY_CONF0_PDZ_MASK;
 602         writeb(reg, &hdmi->phy_conf0);
 603         udelay(3000);
 604         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
 605         writeb(reg, &hdmi->phy_conf0);
 606         udelay(3000);
 607         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
 608         writeb(reg, &hdmi->phy_conf0);
 609         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
 610 }
 611
 612 void imx_setup_hdmi(void)
 613 {
 614         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 615         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 616         int reg, count;
 617         u8 val;
 618
 619         /* Turn on HDMI PHY clock */
 620         reg = readl(&mxc_ccm->CCGR2);
 621         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
 622                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
 623         writel(reg, &mxc_ccm->CCGR2);
 624         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
 625         reg = readl(&mxc_ccm->chsccdr);
 626         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
 627                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
 628                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
 629         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
 630                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
 631                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
 632                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
 633         writel(reg, &mxc_ccm->chsccdr);
 634
 635         /* Clear the overflow condition */
 636         if (readb(&hdmi->ih_fc_stat2) & HDMI_IH_FC_STAT2_OVERFLOW_MASK) {
 637                 /* TMDS software reset */
 638                 writeb((u8)~HDMI_MC_SWRSTZ_TMDSSWRST_REQ, &hdmi->mc_swrstz);
 639                 val = readb(&hdmi->fc_invidconf);
 640                 /* Need minimum 3 times to write to clear the register */
 641                 for (count = 0 ; count < 5 ; count++)
 642                         writeb(val, &hdmi->fc_invidconf);
 643         }
 644 }
 645 #endif
 646
 647 #ifdef CONFIG_IMX_BOOTAUX
 648 int arch_auxiliary_core_up(u32 core_id, u32 boot_private_data)
 649 {
 650         struct src *src_reg;
 651         u32 stack, pc;
 652
 653         if (!boot_private_data)
 654                 return -EINVAL;
 655
 656         stack = *(u32 *)boot_private_data;
 657         pc = *(u32 *)(boot_private_data + 4);
 658
 659         /* Set the stack and pc to M4 bootROM */
 660         writel(stack, M4_BOOTROM_BASE_ADDR);
 661         writel(pc, M4_BOOTROM_BASE_ADDR + 4);
 662
 663         /* Enable M4 */
 664         src_reg = (struct src *)SRC_BASE_ADDR;
 665         clrsetbits_le32(&src_reg->scr, SRC_SCR_M4C_NON_SCLR_RST_MASK,
 666                         SRC_SCR_M4_ENABLE_MASK);
 667
 668         return 0;
 669 }
 670
 671 int arch_auxiliary_core_check_up(u32 core_id)
 672 {
 673         struct src *src_reg = (struct src *)SRC_BASE_ADDR;
 674         unsigned val;
 675
 676         val = readl(&src_reg->scr);
 677
 678         if (val & SRC_SCR_M4C_NON_SCLR_RST_MASK)
 679                 return 0;  /* assert in reset */
 680
 681         return 1;
 682 }
 683 #endif