arch/arm/cpu/armv7/ls102xa/Kconfig

   1 config ARCH_LS1021A
   2         bool
   3         select FSL_IFC if !QSPI_BOOT && !SD_BOOT_QSPI
   4         select SYS_FSL_DDR_BE if SYS_FSL_DDR
   5         select SYS_FSL_DDR_VER_50 if SYS_FSL_DDR
   6         select SYS_FSL_IFC_BE
   7         select SYS_FSL_ERRATUM_A008378
   8         select SYS_FSL_ERRATUM_A008407
   9         select SYS_FSL_ERRATUM_A008850 if SYS_FSL_DDR
  10         select SYS_FSL_ERRATUM_A008997 if USB
  11         select SYS_FSL_ERRATUM_A009008 if USB
  12         select SYS_FSL_ERRATUM_A009663
  13         select SYS_FSL_ERRATUM_A009798 if USB
  14         select SYS_FSL_ERRATUM_A009942
  15         select SYS_FSL_ERRATUM_A010315
  16         select SYS_FSL_ESDHC_BE
  17         select SYS_FSL_HAS_CCI400
  18         select SYS_FSL_HAS_DDR3 if SYS_FSL_DDR
  19         select SYS_FSL_HAS_DDR4 if SYS_FSL_DDR
  20         select SYS_FSL_HAS_SEC
  21         select SYS_FSL_SEC_COMPAT_5
  22         select SYS_FSL_SEC_LE
  23         select SYS_FSL_SRDS_1
  24         select SYS_HAS_SERDES
  25         select SYS_I2C_MXC
  26         imply CMD_PCI
  27         imply SCSI
  28         imply SCSI_AHCI
  29
  30 menu "LS102xA architecture"
  31         depends on ARCH_LS1021A
  32
  33 config LS1_DEEP_SLEEP
  34         bool "Deep sleep"
  35
  36 config MAX_CPUS
  37         int "Maximum number of CPUs permitted for LS102xA"
  38         default 2
  39         help
  40           Set this number to the maximum number of possible CPUs in the SoC.
  41           SoCs may have multiple clusters with each cluster may have multiple
  42           ports. If some ports are reserved but higher ports are used for
  43           cores, count the reserved ports. This will allocate enough memory
  44           in spin table to properly handle all cores.
  45
  46 config SYS_CCI400_OFFSET
  47         hex "Offset for CCI400 base"
  48         depends on SYS_FSL_HAS_CCI400
  49         default 0x180000
  50         help
  51           Offset for CCI400 base.
  52           CCI400 base addr = CCSRBAR + CCI400_OFFSET
  53
  54 config SYS_FSL_ERRATUM_A008850
  55         bool
  56         help
  57           Workaround for DDR erratum A008850
  58
  59 config SYS_FSL_ERRATUM_A008997
  60         bool
  61         help
  62           Workaround for USB PHY erratum A008997
  63
  64 config SYS_FSL_ERRATUM_A009007
  65         bool
  66         help
  67           Workaround for USB PHY erratum A009007
  68
  69 config SYS_FSL_ERRATUM_A009008
  70         bool
  71         help
  72           Workaround for USB PHY erratum A009008
  73
  74 config SYS_FSL_ERRATUM_A009798
  75         bool
  76         help
  77           Workaround for USB PHY erratum A009798
  78
  79 config SYS_FSL_ERRATUM_A010315
  80         bool "Workaround for PCIe erratum A010315"
  81
  82 config SYS_FSL_HAS_CCI400
  83         bool
  84
  85 config SYS_FSL_SRDS_1
  86         bool
  87
  88 config SYS_FSL_SRDS_2
  89         bool
  90
  91 config SYS_HAS_SERDES
  92         bool
  93
  94 config SYS_FSL_IFC_BANK_COUNT
  95         int "Maximum banks of Integrated flash controller"
  96         default 8
  97
  98 config SYS_FSL_ERRATUM_A008407
  99         bool
 100
 101 endmenu