arch/arm/cpu/armv7/ls102xa/Kconfig

   1 config ARCH_LS1021A
   2         bool
   3         select SYS_FSL_ERRATUM_A010315
   4         select SYS_FSL_SRDS_1
   5         select SYS_HAS_SERDES
   6         select SYS_FSL_DDR_BE
   7         select SYS_FSL_DDR_VER_50
   8         select SYS_FSL_HAS_SEC
   9         select SYS_FSL_SEC_COMPAT_5
  10
  11 menu "LS102xA architecture"
  12         depends on ARCH_LS1021A
  13
  14 config LS1_DEEP_SLEEP
  15         bool "Deep sleep"
  16         depends on ARCH_LS1021A
  17
  18 config MAX_CPUS
  19         int "Maximum number of CPUs permitted for LS102xA"
  20         depends on ARCH_LS1021A
  21         default 2
  22         help
  23           Set this number to the maximum number of possible CPUs in the SoC.
  24           SoCs may have multiple clusters with each cluster may have multiple
  25           ports. If some ports are reserved but higher ports are used for
  26           cores, count the reserved ports. This will allocate enough memory
  27           in spin table to properly handle all cores.
  28
  29 config NUM_DDR_CONTROLLERS
  30         int "Maximum DDR controllers"
  31         default 1
  32
  33 config SECURE_BOOT
  34         bool    "Secure Boot"
  35         help
  36                 Enable Freescale Secure Boot feature. Normally selected
  37                 by defconfig. If unsure, do not change.
  38
  39 config SYS_FSL_ERRATUM_A010315
  40         bool "Workaround for PCIe erratum A010315"
  41
  42 config SYS_FSL_SRDS_1
  43         bool
  44
  45 config SYS_FSL_SRDS_2
  46         bool
  47
  48 config SYS_HAS_SERDES
  49         bool
  50
  51 config SYS_FSL_DDR
  52         bool "Freescale DDR driver"
  53         help
  54           Select Freescale General DDR driver, shared between most Freescale
  55           PowerPC- based SoCs (such as mpc83xx, mpc85xx, mpc86xx) and ARM-
  56           based Layerscape SoCs (such as ls2080a).
  57
  58 config SYS_FSL_DDR_BE
  59         bool
  60         default y
  61         help
  62           Access DDR registers in big-endian.
  63
  64 config SYS_FSL_DDR_VER
  65         int
  66         default 50 if SYS_FSL_DDR_VER_50
  67
  68 config SYS_FSL_DDR_VER_50
  69         bool
  70
  71 config SYS_FSL_DDRC_ARM_GEN3
  72         bool
  73
  74 config SYS_FSL_DDRC_GEN4
  75         bool
  76
  77 config SYS_FSL_DDR3
  78         bool "Freescale DDR3 controller"
  79         depends on !SYS_FSL_DDR4
  80         select SYS_FSL_DDR
  81         select SYS_FSL_DDRC_ARM_GEN3
  82         help
  83           Enable Freescale DDR3 controller on ARM-based SoCs.
  84
  85 config SYS_FSL_DDR4
  86         bool "Freescale DDR4 controller"
  87         select SYS_FSL_DDR
  88         select SYS_FSL_DDRC_GEN4
  89         help
  90           Enable Freescale DDR4 controller.
  91
  92 config SYS_FSL_IFC_BANK_COUNT
  93         int "Maximum banks of Integrated flash controller"
  94         depends on ARCH_LS1021A
  95         default 8
  96
  97 endmenu