arch/arm/cpu/armv7/ls102xa/Kconfig

   1 config ARCH_LS1021A
   2         bool
   3         select FSL_IFC if !QSPI_BOOT && !SD_BOOT_QSPI
   4         select SYS_FSL_DDR_BE if SYS_FSL_DDR
   5         select SYS_FSL_DDR_VER_50 if SYS_FSL_DDR
   6         select SYS_FSL_ERRATUM_A008378
   7         select SYS_FSL_ERRATUM_A008407
   8         select SYS_FSL_ERRATUM_A008850 if SYS_FSL_DDR
   9         select SYS_FSL_ERRATUM_A008997 if USB
  10         select SYS_FSL_ERRATUM_A009008 if USB
  11         select SYS_FSL_ERRATUM_A009663
  12         select SYS_FSL_ERRATUM_A009798 if USB
  13         select SYS_FSL_ERRATUM_A009942
  14         select SYS_FSL_ERRATUM_A010315
  15         select SYS_FSL_HAS_CCI400
  16         select SYS_FSL_HAS_DDR3 if SYS_FSL_DDR
  17         select SYS_FSL_HAS_DDR4 if SYS_FSL_DDR
  18         select SYS_FSL_HAS_SEC
  19         select SYS_FSL_SEC_COMPAT_5
  20         select SYS_FSL_SEC_LE
  21         select SYS_FSL_SRDS_1
  22         select SYS_HAS_SERDES
  23         select SYS_I2C_MXC
  24         imply CMD_PCI
  25         imply SCSI
  26         imply SCSI_AHCI
  27
  28 menu "LS102xA architecture"
  29         depends on ARCH_LS1021A
  30
  31 config LS1_DEEP_SLEEP
  32         bool "Deep sleep"
  33
  34 config MAX_CPUS
  35         int "Maximum number of CPUs permitted for LS102xA"
  36         default 2
  37         help
  38           Set this number to the maximum number of possible CPUs in the SoC.
  39           SoCs may have multiple clusters with each cluster may have multiple
  40           ports. If some ports are reserved but higher ports are used for
  41           cores, count the reserved ports. This will allocate enough memory
  42           in spin table to properly handle all cores.
  43
  44 config SYS_CCI400_OFFSET
  45         hex "Offset for CCI400 base"
  46         depends on SYS_FSL_HAS_CCI400
  47         default 0x180000
  48         help
  49           Offset for CCI400 base.
  50           CCI400 base addr = CCSRBAR + CCI400_OFFSET
  51
  52 config SYS_FSL_ERRATUM_A008850
  53         bool
  54         help
  55           Workaround for DDR erratum A008850
  56
  57 config SYS_FSL_ERRATUM_A008997
  58         bool
  59         help
  60           Workaround for USB PHY erratum A008997
  61
  62 config SYS_FSL_ERRATUM_A009007
  63         bool
  64         help
  65           Workaround for USB PHY erratum A009007
  66
  67 config SYS_FSL_ERRATUM_A009008
  68         bool
  69         help
  70           Workaround for USB PHY erratum A009008
  71
  72 config SYS_FSL_ERRATUM_A009798
  73         bool
  74         help
  75           Workaround for USB PHY erratum A009798
  76
  77 config SYS_FSL_ERRATUM_A010315
  78         bool "Workaround for PCIe erratum A010315"
  79
  80 config SYS_FSL_HAS_CCI400
  81         bool
  82
  83 config SYS_FSL_SRDS_1
  84         bool
  85
  86 config SYS_FSL_SRDS_2
  87         bool
  88
  89 config SYS_HAS_SERDES
  90         bool
  91
  92 config SYS_FSL_IFC_BANK_COUNT
  93         int "Maximum banks of Integrated flash controller"
  94         default 8
  95
  96 config SYS_FSL_ERRATUM_A008407
  97         bool
  98
  99 endmenu