arch/arm/cpu/armv7/ls102xa/Kconfig

   1 config ARCH_LS1021A
   2         bool
   3         select SYS_FSL_DDR_BE if SYS_FSL_DDR
   4         select SYS_FSL_DDR_VER_50 if SYS_FSL_DDR
   5         select SYS_FSL_ERRATUM_A008378
   6         select SYS_FSL_ERRATUM_A008407
   7         select SYS_FSL_ERRATUM_A008850
   8         select SYS_FSL_ERRATUM_A008997
   9         select SYS_FSL_ERRATUM_A009007
  10         select SYS_FSL_ERRATUM_A009008
  11         select SYS_FSL_ERRATUM_A009663
  12         select SYS_FSL_ERRATUM_A009798
  13         select SYS_FSL_ERRATUM_A009942
  14         select SYS_FSL_ERRATUM_A010315
  15         select SYS_FSL_HAS_CCI400
  16         select SYS_FSL_HAS_DDR3 if SYS_FSL_DDR
  17         select SYS_FSL_HAS_DDR4 if SYS_FSL_DDR
  18         select SYS_FSL_HAS_SEC
  19         select SYS_FSL_SEC_COMPAT_5
  20         select SYS_FSL_SEC_LE
  21         select SYS_FSL_SRDS_1
  22         select SYS_HAS_SERDES
  23         imply CMD_PCI
  24         imply SCSI
  25         imply SCSI_AHCI
  26
  27 menu "LS102xA architecture"
  28         depends on ARCH_LS1021A
  29
  30 config LS1_DEEP_SLEEP
  31         bool "Deep sleep"
  32         depends on ARCH_LS1021A
  33
  34 config MAX_CPUS
  35         int "Maximum number of CPUs permitted for LS102xA"
  36         depends on ARCH_LS1021A
  37         default 2
  38         help
  39           Set this number to the maximum number of possible CPUs in the SoC.
  40           SoCs may have multiple clusters with each cluster may have multiple
  41           ports. If some ports are reserved but higher ports are used for
  42           cores, count the reserved ports. This will allocate enough memory
  43           in spin table to properly handle all cores.
  44
  45 config NXP_ESBC
  46         bool    "NXP_ESBC"
  47         help
  48                 Enable Freescale Secure Boot feature. Normally selected
  49                 by defconfig. If unsure, do not change.
  50
  51 config SYS_CCI400_OFFSET
  52         hex "Offset for CCI400 base"
  53         depends on SYS_FSL_HAS_CCI400
  54         default 0x180000
  55         help
  56           Offset for CCI400 base.
  57           CCI400 base addr = CCSRBAR + CCI400_OFFSET
  58
  59 config SYS_FSL_ERRATUM_A008850
  60         bool
  61         help
  62           Workaround for DDR erratum A008850
  63
  64 config SYS_FSL_ERRATUM_A008997
  65         bool
  66         help
  67           Workaround for USB PHY erratum A008997
  68
  69 config SYS_FSL_ERRATUM_A009007
  70         bool
  71         help
  72           Workaround for USB PHY erratum A009007
  73
  74 config SYS_FSL_ERRATUM_A009008
  75         bool
  76         help
  77           Workaround for USB PHY erratum A009008
  78
  79 config SYS_FSL_ERRATUM_A009798
  80         bool
  81         help
  82           Workaround for USB PHY erratum A009798
  83
  84 config SYS_FSL_ERRATUM_A010315
  85         bool "Workaround for PCIe erratum A010315"
  86
  87 config SYS_FSL_HAS_CCI400
  88         bool
  89
  90 config SYS_FSL_SRDS_1
  91         bool
  92
  93 config SYS_FSL_SRDS_2
  94         bool
  95
  96 config SYS_HAS_SERDES
  97         bool
  98
  99 config SYS_FSL_IFC_BANK_COUNT
 100         int "Maximum banks of Integrated flash controller"
 101         depends on ARCH_LS1021A
 102         default 8
 103
 104 config SYS_FSL_ERRATUM_A008407
 105         bool
 106
 107 endmenu