Documentation/devicetree/bindings/arm/cpus.yaml

   1 # SPDX-License-Identifier: GPL-2.0
   2 %YAML 1.2
   3 ---
   4 $id: http://devicetree.org/schemas/arm/cpus.yaml#
   5 $schema: http://devicetree.org/meta-schemas/core.yaml#
   6
   7 title: ARM CPUs bindings
   8
   9 maintainers:
  10   - Lorenzo Pieralisi <lorenzo.pieralisi@arm.com>
  11
  12 description: |+
  13   The device tree allows to describe the layout of CPUs in a system through
  14   the "cpus" node, which in turn contains a number of subnodes (ie "cpu")
  15   defining properties for every cpu.
  16
  17   Bindings for CPU nodes follow the Devicetree Specification, available from:
  18
  19   https://www.devicetree.org/specifications/
  20
  21   with updates for 32-bit and 64-bit ARM systems provided in this document.
  22
  23   ================================
  24   Convention used in this document
  25   ================================
  26
  27   This document follows the conventions described in the Devicetree
  28   Specification, with the addition:
  29
  30   - square brackets define bitfields, eg reg[7:0] value of the bitfield in
  31     the reg property contained in bits 7 down to 0
  32
  33   =====================================
  34   cpus and cpu node bindings definition
  35   =====================================
  36
  37   The ARM architecture, in accordance with the Devicetree Specification,
  38   requires the cpus and cpu nodes to be present and contain the properties
  39   described below.
  40
  41 properties:
  42   reg:
  43     maxItems: 1
  44     description: |
  45       Usage and definition depend on ARM architecture version and
  46       configuration:
  47
  48       On uniprocessor ARM architectures previous to v7
  49       this property is required and must be set to 0.
  50
  51       On ARM 11 MPcore based systems this property is
  52         required and matches the CPUID[11:0] register bits.
  53
  54         Bits [11:0] in the reg cell must be set to
  55         bits [11:0] in CPU ID register.
  56
  57         All other bits in the reg cell must be set to 0.
  58
  59       On 32-bit ARM v7 or later systems this property is
  60         required and matches the CPU MPIDR[23:0] register
  61         bits.
  62
  63         Bits [23:0] in the reg cell must be set to
  64         bits [23:0] in MPIDR.
  65
  66         All other bits in the reg cell must be set to 0.
  67
  68       On ARM v8 64-bit systems this property is required
  69         and matches the MPIDR_EL1 register affinity bits.
  70
  71         * If cpus node's #address-cells property is set to 2
  72
  73           The first reg cell bits [7:0] must be set to
  74           bits [39:32] of MPIDR_EL1.
  75
  76           The second reg cell bits [23:0] must be set to
  77           bits [23:0] of MPIDR_EL1.
  78
  79         * If cpus node's #address-cells property is set to 1
  80
  81           The reg cell bits [23:0] must be set to bits [23:0]
  82           of MPIDR_EL1.
  83
  84       All other bits in the reg cells must be set to 0.
  85
  86   compatible:
  87     enum:
  88       - apple,icestorm
  89       - apple,firestorm
  90       - arm,arm710t
  91       - arm,arm720t
  92       - arm,arm740t
  93       - arm,arm7ej-s
  94       - arm,arm7tdmi
  95       - arm,arm7tdmi-s
  96       - arm,arm9es
  97       - arm,arm9ej-s
  98       - arm,arm920t
  99       - arm,arm922t
 100       - arm,arm925
 101       - arm,arm926e-s
 102       - arm,arm926ej-s
 103       - arm,arm940t
 104       - arm,arm946e-s
 105       - arm,arm966e-s
 106       - arm,arm968e-s
 107       - arm,arm9tdmi
 108       - arm,arm1020e
 109       - arm,arm1020t
 110       - arm,arm1022e
 111       - arm,arm1026ej-s
 112       - arm,arm1136j-s
 113       - arm,arm1136jf-s
 114       - arm,arm1156t2-s
 115       - arm,arm1156t2f-s
 116       - arm,arm1176jzf
 117       - arm,arm1176jz-s
 118       - arm,arm1176jzf-s
 119       - arm,arm11mpcore
 120       - arm,armv8 # Only for s/w models
 121       - arm,cortex-a5
 122       - arm,cortex-a7
 123       - arm,cortex-a8
 124       - arm,cortex-a9
 125       - arm,cortex-a12
 126       - arm,cortex-a15
 127       - arm,cortex-a17
 128       - arm,cortex-a32
 129       - arm,cortex-a34
 130       - arm,cortex-a35
 131       - arm,cortex-a53
 132       - arm,cortex-a55
 133       - arm,cortex-a57
 134       - arm,cortex-a65
 135       - arm,cortex-a72
 136       - arm,cortex-a73
 137       - arm,cortex-a75
 138       - arm,cortex-a76
 139       - arm,cortex-a77
 140       - arm,cortex-m0
 141       - arm,cortex-m0+
 142       - arm,cortex-m1
 143       - arm,cortex-m3
 144       - arm,cortex-m4
 145       - arm,cortex-r4
 146       - arm,cortex-r5
 147       - arm,cortex-r7
 148       - arm,neoverse-e1
 149       - arm,neoverse-n1
 150       - brcm,brahma-b15
 151       - brcm,brahma-b53
 152       - brcm,vulcan
 153       - cavium,thunder
 154       - cavium,thunder2
 155       - faraday,fa526
 156       - intel,sa110
 157       - intel,sa1100
 158       - marvell,feroceon
 159       - marvell,mohawk
 160       - marvell,pj4a
 161       - marvell,pj4b
 162       - marvell,sheeva-v5
 163       - marvell,sheeva-v7
 164       - nvidia,tegra132-denver
 165       - nvidia,tegra186-denver
 166       - nvidia,tegra194-carmel
 167       - qcom,krait
 168       - qcom,kryo
 169       - qcom,kryo260
 170       - qcom,kryo280
 171       - qcom,kryo385
 172       - qcom,kryo468
 173       - qcom,kryo485
 174       - qcom,kryo560
 175       - qcom,kryo570
 176       - qcom,kryo685
 177       - qcom,scorpion
 178
 179   enable-method:
 180     $ref: '/schemas/types.yaml#/definitions/string'
 181     oneOf:
 182       # On ARM v8 64-bit this property is required
 183       - enum:
 184           - psci
 185           - spin-table
 186       # On ARM 32-bit systems this property is optional
 187       - enum:
 188           - actions,s500-smp
 189           - allwinner,sun6i-a31
 190           - allwinner,sun8i-a23
 191           - allwinner,sun9i-a80-smp
 192           - allwinner,sun8i-a83t-smp
 193           - amlogic,meson8-smp
 194           - amlogic,meson8b-smp
 195           - arm,realview-smp
 196           - aspeed,ast2600-smp
 197           - brcm,bcm11351-cpu-method
 198           - brcm,bcm23550
 199           - brcm,bcm2836-smp
 200           - brcm,bcm63138
 201           - brcm,bcm-nsp-smp
 202           - brcm,brahma-b15
 203           - marvell,armada-375-smp
 204           - marvell,armada-380-smp
 205           - marvell,armada-390-smp
 206           - marvell,armada-xp-smp
 207           - marvell,98dx3236-smp
 208           - marvell,mmp3-smp
 209           - mediatek,mt6589-smp
 210           - mediatek,mt81xx-tz-smp
 211           - qcom,gcc-msm8660
 212           - qcom,kpss-acc-v1
 213           - qcom,kpss-acc-v2
 214           - renesas,apmu
 215           - renesas,r9a06g032-smp
 216           - rockchip,rk3036-smp
 217           - rockchip,rk3066-smp
 218           - socionext,milbeaut-m10v-smp
 219           - ste,dbx500-smp
 220           - ti,am3352
 221           - ti,am4372
 222
 223   cpu-release-addr:
 224     $ref: '/schemas/types.yaml#/definitions/uint64'
 225
 226     description:
 227       Required for systems that have an "enable-method"
 228         property value of "spin-table".
 229       On ARM v8 64-bit systems must be a two cell
 230         property identifying a 64-bit zero-initialised
 231         memory location.
 232
 233   cpu-idle-states:
 234     $ref: '/schemas/types.yaml#/definitions/phandle-array'
 235     description: |
 236       List of phandles to idle state nodes supported
 237       by this cpu (see ./idle-states.yaml).
 238
 239   capacity-dmips-mhz:
 240     description:
 241       u32 value representing CPU capacity (see ./cpu-capacity.txt) in
 242       DMIPS/MHz, relative to highest capacity-dmips-mhz
 243       in the system.
 244
 245   cci-control-port: true
 246
 247   dynamic-power-coefficient:
 248     $ref: '/schemas/types.yaml#/definitions/uint32'
 249     description:
 250       A u32 value that represents the running time dynamic
 251       power coefficient in units of uW/MHz/V^2. The
 252       coefficient can either be calculated from power
 253       measurements or derived by analysis.
 254
 255       The dynamic power consumption of the CPU  is
 256       proportional to the square of the Voltage (V) and
 257       the clock frequency (f). The coefficient is used to
 258       calculate the dynamic power as below -
 259
 260       Pdyn = dynamic-power-coefficient * V^2 * f
 261
 262       where voltage is in V, frequency is in MHz.
 263
 264   performance-domains:
 265     maxItems: 1
 266     description:
 267       List of phandles and performance domain specifiers, as defined by
 268       bindings of the performance domain provider. See also
 269       dvfs/performance-domain.yaml.
 270
 271   power-domains:
 272     description:
 273       List of phandles and PM domain specifiers, as defined by bindings of the
 274       PM domain provider (see also ../power_domain.txt).
 275
 276   power-domain-names:
 277     description:
 278       A list of power domain name strings sorted in the same order as the
 279       power-domains property.
 280
 281       For PSCI based platforms, the name corresponding to the index of the PSCI
 282       PM domain provider, must be "psci".
 283
 284   qcom,saw:
 285     $ref: '/schemas/types.yaml#/definitions/phandle'
 286     description: |
 287       Specifies the SAW* node associated with this CPU.
 288
 289       Required for systems that have an "enable-method" property
 290       value of "qcom,kpss-acc-v1" or "qcom,kpss-acc-v2"
 291
 292       * arm/msm/qcom,saw2.txt
 293
 294   qcom,acc:
 295     $ref: '/schemas/types.yaml#/definitions/phandle'
 296     description: |
 297       Specifies the ACC* node associated with this CPU.
 298
 299       Required for systems that have an "enable-method" property
 300       value of "qcom,kpss-acc-v1" or "qcom,kpss-acc-v2"
 301
 302       * arm/msm/qcom,kpss-acc.txt
 303
 304   rockchip,pmu:
 305     $ref: '/schemas/types.yaml#/definitions/phandle'
 306     description: |
 307       Specifies the syscon node controlling the cpu core power domains.
 308
 309       Optional for systems that have an "enable-method"
 310       property value of "rockchip,rk3066-smp"
 311       While optional, it is the preferred way to get access to
 312       the cpu-core power-domains.
 313
 314   secondary-boot-reg:
 315     $ref: '/schemas/types.yaml#/definitions/uint32'
 316     description: |
 317       Required for systems that have an "enable-method" property value of
 318       "brcm,bcm11351-cpu-method", "brcm,bcm23550" or "brcm,bcm-nsp-smp".
 319
 320       This includes the following SoCs: |
 321       BCM11130, BCM11140, BCM11351, BCM28145, BCM28155, BCM21664, BCM23550
 322       BCM58522, BCM58525, BCM58535, BCM58622, BCM58623, BCM58625, BCM88312
 323
 324       The secondary-boot-reg property is a u32 value that specifies the
 325       physical address of the register used to request the ROM holding pen
 326       code release a secondary CPU. The value written to the register is
 327       formed by encoding the target CPU id into the low bits of the
 328       physical start address it should jump to.
 329
 330 if:
 331   # If the enable-method property contains one of those values
 332   properties:
 333     enable-method:
 334       contains:
 335         enum:
 336           - brcm,bcm11351-cpu-method
 337           - brcm,bcm23550
 338           - brcm,bcm-nsp-smp
 339   # and if enable-method is present
 340   required:
 341     - enable-method
 342
 343 then:
 344   required:
 345     - secondary-boot-reg
 346
 347 required:
 348   - device_type
 349   - reg
 350   - compatible
 351
 352 dependencies:
 353   rockchip,pmu: [enable-method]
 354
 355 additionalProperties: true
 356
 357 examples:
 358   - |
 359     cpus {
 360       #size-cells = <0>;
 361       #address-cells = <1>;
 362
 363       cpu@0 {
 364         device_type = "cpu";
 365         compatible = "arm,cortex-a15";
 366         reg = <0x0>;
 367       };
 368
 369       cpu@1 {
 370         device_type = "cpu";
 371         compatible = "arm,cortex-a15";
 372         reg = <0x1>;
 373       };
 374
 375       cpu@100 {
 376         device_type = "cpu";
 377         compatible = "arm,cortex-a7";
 378         reg = <0x100>;
 379       };
 380
 381       cpu@101 {
 382         device_type = "cpu";
 383         compatible = "arm,cortex-a7";
 384         reg = <0x101>;
 385       };
 386     };
 387
 388   - |
 389     // Example 2 (Cortex-A8 uniprocessor 32-bit system):
 390     cpus {
 391       #size-cells = <0>;
 392       #address-cells = <1>;
 393
 394       cpu@0 {
 395         device_type = "cpu";
 396         compatible = "arm,cortex-a8";
 397         reg = <0x0>;
 398       };
 399     };
 400
 401   - |
 402     // Example 3 (ARM 926EJ-S uniprocessor 32-bit system):
 403     cpus {
 404       #size-cells = <0>;
 405       #address-cells = <1>;
 406
 407       cpu@0 {
 408         device_type = "cpu";
 409         compatible = "arm,arm926ej-s";
 410         reg = <0x0>;
 411       };
 412     };
 413
 414   - |
 415     //  Example 4 (ARM Cortex-A57 64-bit system):
 416     cpus {
 417       #size-cells = <0>;
 418       #address-cells = <2>;
 419
 420       cpu@0 {
 421         device_type = "cpu";
 422         compatible = "arm,cortex-a57";
 423         reg = <0x0 0x0>;
 424         enable-method = "spin-table";
 425         cpu-release-addr = <0 0x20000000>;
 426       };
 427
 428       cpu@1 {
 429         device_type = "cpu";
 430         compatible = "arm,cortex-a57";
 431         reg = <0x0 0x1>;
 432         enable-method = "spin-table";
 433         cpu-release-addr = <0 0x20000000>;
 434       };
 435
 436       cpu@100 {
 437         device_type = "cpu";
 438         compatible = "arm,cortex-a57";
 439         reg = <0x0 0x100>;
 440         enable-method = "spin-table";
 441         cpu-release-addr = <0 0x20000000>;
 442       };
 443
 444       cpu@101 {
 445         device_type = "cpu";
 446         compatible = "arm,cortex-a57";
 447         reg = <0x0 0x101>;
 448         enable-method = "spin-table";
 449         cpu-release-addr = <0 0x20000000>;
 450       };
 451
 452       cpu@10000 {
 453         device_type = "cpu";
 454         compatible = "arm,cortex-a57";
 455         reg = <0x0 0x10000>;
 456         enable-method = "spin-table";
 457         cpu-release-addr = <0 0x20000000>;
 458       };
 459
 460       cpu@10001 {
 461         device_type = "cpu";
 462         compatible = "arm,cortex-a57";
 463         reg = <0x0 0x10001>;
 464         enable-method = "spin-table";
 465         cpu-release-addr = <0 0x20000000>;
 466       };
 467
 468       cpu@10100 {
 469         device_type = "cpu";
 470         compatible = "arm,cortex-a57";
 471         reg = <0x0 0x10100>;
 472         enable-method = "spin-table";
 473         cpu-release-addr = <0 0x20000000>;
 474       };
 475
 476       cpu@10101 {
 477         device_type = "cpu";
 478         compatible = "arm,cortex-a57";
 479         reg = <0x0 0x10101>;
 480         enable-method = "spin-table";
 481         cpu-release-addr = <0 0x20000000>;
 482       };
 483
 484       cpu@100000000 {
 485         device_type = "cpu";
 486         compatible = "arm,cortex-a57";
 487         reg = <0x1 0x0>;
 488         enable-method = "spin-table";
 489         cpu-release-addr = <0 0x20000000>;
 490       };
 491
 492       cpu@100000001 {
 493         device_type = "cpu";
 494         compatible = "arm,cortex-a57";
 495         reg = <0x1 0x1>;
 496         enable-method = "spin-table";
 497         cpu-release-addr = <0 0x20000000>;
 498       };
 499
 500       cpu@100000100 {
 501         device_type = "cpu";
 502         compatible = "arm,cortex-a57";
 503         reg = <0x1 0x100>;
 504         enable-method = "spin-table";
 505         cpu-release-addr = <0 0x20000000>;
 506       };
 507
 508       cpu@100000101 {
 509         device_type = "cpu";
 510         compatible = "arm,cortex-a57";
 511         reg = <0x1 0x101>;
 512         enable-method = "spin-table";
 513         cpu-release-addr = <0 0x20000000>;
 514       };
 515
 516       cpu@100010000 {
 517         device_type = "cpu";
 518         compatible = "arm,cortex-a57";
 519         reg = <0x1 0x10000>;
 520         enable-method = "spin-table";
 521         cpu-release-addr = <0 0x20000000>;
 522       };
 523
 524       cpu@100010001 {
 525         device_type = "cpu";
 526         compatible = "arm,cortex-a57";
 527         reg = <0x1 0x10001>;
 528         enable-method = "spin-table";
 529         cpu-release-addr = <0 0x20000000>;
 530       };
 531
 532       cpu@100010100 {
 533         device_type = "cpu";
 534         compatible = "arm,cortex-a57";
 535         reg = <0x1 0x10100>;
 536         enable-method = "spin-table";
 537         cpu-release-addr = <0 0x20000000>;
 538       };
 539
 540       cpu@100010101 {
 541         device_type = "cpu";
 542         compatible = "arm,cortex-a57";
 543         reg = <0x1 0x10101>;
 544         enable-method = "spin-table";
 545         cpu-release-addr = <0 0x20000000>;
 546       };
 547     };
 548 ...